特許

J-GLOBAL ID：200903001650520329

メモリ構成要素内でデータを管理するメモリ・コントローラ

発明者： スティーヴン・エル・プライン ,  アンドリュー・エム・スペンサー ,  ケネス・ジェイ・エルドリッジ ,  マイケル・アルテュリー
出願人/特許権者： ヒューレット-パッカード デベロップメント カンパニー エル.ピー.
代理人 (3件)： 岡田 次生 ,  伏見 直哉 ,  平野 ゆかり
公報種別：公開公報
出願番号（国際出願番号）：特願2003-381101
公開番号（公開出願番号）：特開2004-171561
出願日： 2003年11月11日
公開日（公表日）： 2004年06月17日
要約：

【課題】 さらに高い性能、さらに速いデータ転送レート、および、さらに安価であるような、SRAMおよびDRAMによる解決策に代る他の方法を提供すること。【解決手段】 本発明は、いくつかの選択可能なデータ転送モードの1つで、データを転送するデータ記憶システムを具備する。このデータ記憶システムの一実施形態は、メモリ構成要素内でデータを管理するメモリ・コントローラを備える。このメモリ・コントローラは、複数のデータ入出力(I/O)端子と、複数の組の転送端子を持つスイッチング回路を備える。標準転送回路は、一方の組の転送端子に接続され、また、高速シリアル転送回路は、他方の組の転送端子に接続される。このメモリ・コントローラは、データ転送パスに接続されている圧縮/復元エンジンをさらに備えることができる。 【選択図】図2

請求項（抜粋）：

複数のデータ入出力(I/O)端子と複数の組の転送端子を有するスイッチング回路と、 前記転送端子の一方の組に接続された標準転送回路と、 前記転送端子の別の組に接続された高速シリアル転送回路と、 前記標準転送回路と前記高速シリアル転送回路に接続された圧縮/復元エンジンと、 を備える、メモリ構成要素内でデータを管理するメモリ・コントローラ。

IPC (3件)：

G06F13/16 ,  G06F12/04 ,  G06K19/07

FI (4件)：

G06F13/16 520A ,  G06F12/04 510E ,  G06F12/04 530 ,  G06K19/00 N

Fターム (6件)：

5B035AA00 ,  5B035BB09 ,  5B035CA11 ,  5B035CA29 ,  5B060DA08 ,  5B060MB06

引用特許：

審査官引用 (4件)

• 特開平4-117589
  
• 入出力制御装置
  公報種別：公開公報   出願番号：特願平5-316297   出願人：松下電器産業株式会社
• 特開平4-117589
  
• 特開平4-117589