特許
J-GLOBAL ID：200903001669774062
条件分岐命令制御方式
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-027063
公開番号（公開出願番号）：特開平5-224926
出願日： 1992年02月14日
公開日（公表日）： 1993年09月03日
要約：
【要約】【目的】パイプラインを待たせず後続命令の処理を行うことが可能な条件分岐命令制御方式の提供。【構成】分岐先アドレスを生成するアドレス生成手段および生成した分岐先アドレスを保持するブランチアドレスレジスタ5を有するアドレス生成部3と、条件分岐時の条件の判定を行う条件判定手段および演算結果に従って更新すると共に条件判定を行うステータスを保持するステータスレジスタ6を有する演算実行部4と、フェッチ命令によりアドレス生成部3および演算実行部4を制御しフェッチ命令からステータスのセットを指示するビットを抽出しパイプラインの各段階で保持するステータスセットレジスタ7を有するパイプライン制御部1と、アドレス計算以降のパイプラインでステータスセットレジスタ7が1つでもイネーブルであればステータスハザードを検出しすべてディセーブルであればステータスハザード未検出とするステータスハザード検出部2とを備える。
請求項（抜粋）：
パイプライン処理方式により動作する情報処理装置において、条件分岐時の分岐先アドレスを生成するアドレス生成手段および生成した前記分岐先アドレスを保持するブランチアドレスレジスタを有するアドレス生成部と、前記条件分岐時の条件の判定を行う条件判定手段および演算結果に従って更新すると共に条件判定を行うステータスを保持するステータスレジスタを有する演算実行部と、フェッチ命令により前記アドレス生成部および演算実行部を制御しフェッチした命令からステータスのセットを指示するビットを抽出しパイプラインの各段階で保持する複数のステータスセットレジスタを有するパイプライン制御部と、アドレス計算以降のパイプラインで前記ステータスセットレジスタが1つでもイネーブルであればステータスハザードを検出しすべてディセーブルであればステータスハザード未検出とするステータスハザード検出部とを備え、条件分岐命令の実行時に前記ステータスハザード検出部でステータスハザードを検出した場合には前記演算実行部で条件判定を行うまでの間前記アドレス生成部の生成する分岐先アドレスを前記ブランチアドレスレジスタに一旦保持すると共に前記演算実行部のパイプラインで条件分岐を行い、ステータスハザードを検出しなかった場合にはアドレス計算のパイプラインで条件分岐を行うことを特徴とする条件分岐命令制御方式。
引用特許：
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