特許
J-GLOBAL ID：200903001669960605
キャッシュメモリ方式及びマイクロプロセッサ装置
発明者：
出願人/特許権者：
代理人 (1件)：
菅野 中
公報種別：公開公報
出願番号（国際出願番号）：特願平4-157467
公開番号（公開出願番号）：特開平5-324473
出願日： 1992年05月25日
公開日（公表日）： 1993年12月07日
要約：
【要約】【目的】 CPUとキャッシュメモリをひとつのLSI化するときに、占有面積が小さく、かつ性能の良いキャッシュメモリを提供する。【構成】 CPU110とダイレクトマップ方式の1次キャッシュメモリ120とダイレクトマップ方式の2次キャッシュメモリ140とメインメモリ160から構成される。キャッシュメモリ120,140は、CPU110と同一LSIに集積され、高速に動作する。1次キャッシュメモリ120と2次キャッシュメモリ140の内容に重複がないように制御する。2次キャッシュメモリのインデクスは階層的な排他的論理和回路146によってハッシュされている。【効果】 1次キャッシュメモリの容量を倍にするよりも、小規模かつ高速な2次キャッシュメモリを付加した方が、小面積で高性能なマイクロプロセッサが構築できる。
請求項１：
第1のキャッシュメモリと第2のキャッシュメモリとを有するキャッシュメモリ方式であって、各キャッシュメモリは、データ用メモリと、タグ用メモリと、比較器と、ヒット発生回路とを含み、データ用メモリは、ブロック単位にデータを記憶するものであり、タグ用メモリは、前記データ用メモリの各ブロックに記憶したデータがアドレス空間のどこに位置しているものかを示す情報(タグ)を記憶したものであり、比較器は、アドレス中のアドレスタグと前記タグ用メモリの出力を照合するものであり、ヒット発生回路は、前記比較器の内容に基づいてヒット信号を発生するものであり、内部からの読み出しアクセスに対して前記第1のキャッシュメモリ手段をアクセスし、前記第1のキャッシュメモリ手段でヒット信号が発生しなければ前記第2のキャッシュメモリ手段をアクセスし、前記第2のキャッシュメモリ手段でヒット信号が発生すれば前記第1のキャッシュメモリ手段の該当ブロックと前記第2のキャッシュメモリ手段の該当ブロックの内容を交換し、前記第2のキャッシュメモリ手段でヒット信号が発生しなければ外部メモリをアクセスすることを特徴とするキャッシュメモリ方式。
IPC (2件)：
G06F 12/08 310
, G06F 12/08
