特許

J-GLOBAL ID：200903001670787348

半導体集積回路

発明者： 安井 郁夫 ,  見学 徹
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平5-233131
公開番号（公開出願番号）：特開平7-084006
出願日： 1993年09月20日
公開日（公表日）： 1995年03月31日
要約：

【要約】【目的】 記憶手段を内部に有するA/D変換手段あるいはD/A変換手段を備え、その記憶手段に対する良否テストを効率的に行うことが可能な半導体集積回路を得る。【構成】 クロックセレクタ8は、内部クロック信号S6及びDSPクロック信号S5のうち、通常時は内部クロック信号S6を、メモリ71のテストを指示するテストモード信号を受ける時はDSPクロック信号S5を選択クロック信号S8としてメモリ71に出力する。DSP2はメモリ71のテストを指示するテストモード信号を受けると、メモリ71の書き込み動作及び読み出し動作を制御する読み書き制御信号S9をメモリ71に出力し、デジタルデータバス4を介してメモリ71に対する読み書きを行い、内部のメモリ21に対するテストをそのまま転用してメモリ71に対するメモリテストを行う。

請求項（抜粋）：

外部よりアナログ信号を受けるアナログ信号入力端子と、外部よりテストモード信号を受けるテストモード端子と、デジタルデータバスと、前記アナログ信号入力端子を介して得られる前記アナログ信号をA/D変換してデジタル信号を出力するA/D変換手段と、前記デジタル信号を受け、該デジタル信号に対し、種々のデジタル信号処理を施すデジタル信号処理手段とを備えた半導体集積回路であって、前記デジタル信号処理手段は、第1のクロック信号を発生する第1のクロック信号発生手段を備え、前記第1のクロック信号は前記デジタル信号処理手段の外部にも出力され、前記第1のクロック信号に同期して読み書き可能な第1の記憶手段をさらに備え、前記第1の記憶手段の良否を判定する記憶手段テスト機能を有し、前記A/D変換手段は、第2のクロック信号を発生する第2のクロック信号発生手段と、前記第1のクロック信号及び前記第2のクロック信号を受け、前記テストモード信号に基づき、前記第1及び第2のクロック信号のうち、一方の信号を選択クロック信号として出力するクロック信号選択手段と、前記選択クロック信号に同期して読み書き可能な第2の記憶手段とを備え、前記第2の記憶手段は、前記デジタルデータバスを介して読み書き可能に前記デジタル信号処理手段に接続され、前記A/D変換手段の前記クロック信号選択手段は、前記テストモード信号が前記第2の記憶手段の良否判定テストを指示するとき、前記第1のクロック信号を前記選択クロック信号として出力し、それ以外のとき、前記第2クロック信号を前記選択クロック信号として出力し、前記デジタル信号処理手段は、前記テストモード信号が前記第2の記憶手段の良否判定テストを指示するとき、前記記憶手段テスト機能を用いて、前記デジタルデータバスを介して前記第2の記憶手段に対する読み書きを実行することにより、前記第2の記憶手段に対する良否判定テストを行うことを特徴とする半導体集積回路。

IPC (5件)：

G01R 31/28 ,  G06F 12/16 330 ,  H01L 21/8249 ,  H01L 27/06 ,  H03M 1/10

FI (2件)：

G01R 31/28 V ,  H01L 27/06 321 G