特許

J-GLOBAL ID：200903001673145541

半導体集積回路装置の製造方法および半導体集積回路装置

発明者： 野口 純司 ,  山口 日出 ,  野並 秀顕
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-185810
公開番号（公開出願番号）：特開2000-021882
出願日： 1998年07月01日
公開日（公表日）： 2000年01月21日
要約：

【要約】【課題】 ダマシンプロセスによって形成される配線の製造歩留まりを向上することができる技術を提供する。【解決手段】 半導体ウエハSW1 の周辺部の本体チップSCが形成されていない領域に、本体チップSCの第1の溝パターンと同一工程で形成される第2の溝パターンを有するダミーチップDCを配置することにより、半導体ウエハSW1上に堆積された金属膜の表面がCMPによって均一に研磨されて、第1の溝パターンに埋め込まれる金属膜のエロージョン現象およびディッシング現象を抑制することができる。

請求項（抜粋）：

ダマシンプロセスによって配線を形成する半導体集積回路装置の製造方法であって、半導体ウエハ上に層間絶縁膜を形成する工程と、本体チップ上の前記層間絶縁膜に第1の溝パターンを形成し、同時に前記半導体ウエハの周辺部の前記本体チップが形成されていない領域に設けられたダミーチップ上の前記層間絶縁膜に第2の溝パターンを形成する工程と、前記半導体ウエハ上に金属膜を堆積する工程と、前記金属膜の表面を化学的機械研磨法によって研磨し、前記本体チップの前記第1の溝パターンに前記金属膜を埋め込むことによって前記配線を形成し、前記ダミーチップの前記第2の溝パターンに前記金属膜を埋め込む工程とを有することを特徴とする半導体集積回路装置の製造方法。

IPC (3件)：

H01L 21/3205 ,  H01L 21/3065 ,  H01L 21/304 622

FI (3件)：

H01L 21/88 K ,  H01L 21/304 622 X ,  H01L 21/302 J

Fターム (22件)：

5F004AA00 ,  5F033AA00 ,  5F033AA19 ,  5F033AA64 ,  5F033AA65 ,  5F033AA66 ,  5F033BA15 ,  5F033BA17 ,  5F033BA25 ,  5F033BA37 ,  5F033BA41 ,  5F033BA44 ,  5F033CA01 ,  5F033DA01 ,  5F033DA34 ,  5F033DA36 ,  5F033EA03 ,  5F033EA05 ,  5F033EA25 ,  5F033EA27 ,  5F033EA28 ,  5F033EA33