特許
J-GLOBAL ID:200903001707124522

キャッシュ制御方式

発明者:
出願人/特許権者:
代理人 (1件): 宮内 佐一郎 (外1名)
公報種別:公開公報
出願番号(国際出願番号):特願平4-018003
公開番号(公開出願番号):特開平5-216762
出願日: 1992年02月04日
公開日(公表日): 1993年08月27日
要約:
【要約】【目的】 情報処理装置におけるキャッシュ制御方式に関し、ハードおよびソフトの増大を防止し、時間のロスを最小限とし、メモリのより効率的な利用を行うことを目的とする。【構成】 エラーの発生頻度を計数する計数手段19と、エラーの発生頻度が所定値以下であって、2次キャッシュメモリ4の内容にエラーが発生したとき2次キャッシュメモリ4にアドレスストローブが出力されてから1次キャッシュメモリ3および2次キャッシュメモリ4に主記憶装置からのデータの書き込みが終了するまでの間CPU2へのクロックを停止する停止手段9を設けるように構成する。
請求項(抜粋):
主記憶装置(1)と、該主記憶装置(1)の内容を2段階で一時的に保持する1次キャッシュメモリ(3)と2次キャッシュメモリ(4)と、これらの1次キャッシュメモリ(3)および2次キャッシュメモリ(4)にアクセスして動作するCPU(2)を有する情報処理装置において、エラーの発生頻度を計数する計数手段(19)と、エラーの発生頻度が所定値以下であって、前記2次キャッシュメモリ(4)の内容にエラーが発生したとき2次キャッシュメモリ(4)にアドレスストローブが出力されてから1次キャッシュメモリ(3)および2次キャッシュメモリ(4)に前記主記憶装置(1)からのデータの書き込みが終了するまでの間前記CPU(2)へのクロックを停止する停止手段(9)を設けたことを特徴とするキャッシュ制御方式。
IPC (3件):
G06F 12/08 310 ,  G06F 11/30 320 ,  G06F 12/08
引用特許:
審査官引用 (2件)
  • 特開昭54-106133
  • 特開平3-071245

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