特許

J-GLOBAL ID：200903001738619996

薄膜半導体素子の製造方法

発明者： 馬渕 勝美 ,  酒井 政則 ,  大中 紀之 ,  高橋 卓也 ,  長江 慶治 ,  三上 佳朗
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 鵜沼 辰之
公報種別：公開公報
出願番号（国際出願番号）：特願平4-209047
公開番号（公開出願番号）：特開平6-049686
出願日： 1992年08月05日
公開日（公表日）： 1994年02月22日
要約：

【要約】【目的】 膜厚を均一で且つ全体として薄くしたり又は厚くしたりする場合の膜厚コントロールが容易にでき、更に形成された膜の純度も高く、任意の不純物を含み電導度のコントロールの容易にすること。【構成】 基板上に導電層を形成する工程と、この基板を電解浴に入れて該電解浴外に設置された外部回路を用いて一定時間幅の定電流パルス信号を基板と電解浴内に設置された対極間に印加することにより半導体を基板上に電解析出させる工程と、前記半導体の上に電極を形成する工程を含む薄膜半導体素子の製造方法。

請求項（抜粋）：

基板上に導電層を形成する工程と、この基板を電解浴に入れて該電解浴外に設置された外部回路を用いて一定時間幅の定電流パルス信号を基板と電解浴内に設置された対極間に印加することにより半導体を基板上に電解析出させる工程と、前記半導体の上に電極を形成する工程を含むことを特徴とする薄膜半導体素子の製造方法。

IPC (3件)：

C25D 7/12 ,  H01L 29/784 ,  H01L 31/04

FI (2件)：

H01L 29/78 311 F ,  H01L 31/04 V