特許
J-GLOBAL ID：200903001739464511
プロセッサの制御方法
発明者：
出願人/特許権者：
代理人 (1件)：
本庄 伸介
公報種別：公開公報
出願番号（国際出願番号）：特願平5-201469
公開番号（公開出願番号）：特開平7-056755
出願日： 1993年08月13日
公開日（公表日）： 1995年03月03日
要約：
【要約】【目的】 高速バッファメモリ(キャッシュ)に必要な命令又はデータが存在しない場合のオーバーヘッド処理がプロセッサの性能を大きく低下させている。本発明の目的は上記のタイプのアーキテクチャの特質を生かしてこの課題を解決することにある。【構成】 マルチスレッド型およびこれに類するアーキテクチャを用いたプロセッサにおいて有効な命令およびデータのプリフェッチ技術を提供するプロセッサの制御方法を提案する。本発明によるプロセッサの制御方法は、少なくとも継続バッファ120とプリフェッチ装置150を備えたプロセッサに対するものであり、継続バッファ中に格納された継続を先読みすることにより、プリフェッチ装置150により必要となる命令又はデータのプリフェッチを行なう。
請求項（抜粋）：
実行可能な一連の命令である命令列における先頭命令のアドレスを指定する命令ポインタ及び前記命令列に対応するデータを記憶するデータ記憶領域を指定するフレームポインタを記憶する継続バッファと、現在実行中の命令のアドレスを指定するプログラムカウンタと、複数のバッファメモリラインを有し命令及びデータを記憶する高速バッファメモリとを具備するプロセッサにおいて、前記継続バッファ中に格納された前記命令ポインタ及び該命令ポインタに対応する前記フレームポインタを取りだし、前記命令ポインタを前記プログラムカウンタに格納し、前記プログラムカウンタに格納された前記命令ポインタを取りだし、取り出された前記命令ポインタの指示に基づいて、前記命令列の前記先頭命令の格納されているアドレスを決定し、前記フレームポインタで指定される前記データ記憶領域に対して、前記先頭命令から始まる前記命令列における演算処理を順次に実行するときに、前記継続バッファ中に格納された前記命令ポインタで指示された前記命令列をあらかじめ前記高速バッファメモリへプリフェッチすることを特徴とするプロセッサの制御方法。
IPC (3件)：
G06F 9/46 340
, G06F 9/46
, G06F 9/38 310
