特許

J-GLOBAL ID：200903001749801680

半導体記憶装置の過剰書込み修正方法

発明者： 村 上 浩 明 ,  堂 前 宏 之
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-255426
公開番号（公開出願番号）：特開平8-124392
出願日： 1994年10月20日
公開日（公表日）： 1996年05月17日
要約：

【要約】【目的】 NAND型フラッシュE2 PROMの書換え時における偶発的過剰書込みの発生を検知し、正常な書込みに修正する方法を提供する。【構成】 NAND型フラッシュE2 PROMに任意のページのみを消去することができるページ消去回路を組み込んでおく。書込みが行われた選択ページと、消去されまだ書き込まれていないページまたは既に正常に書き込みが終了したページからなる非選択ページとに、エンハンスメント型セルのしきい電圧より大きく、過剰書込みされたセルのしきい電圧より小さい正の電圧を印加する。非選択ページは必ず導通状態となるので、選択ページの導通・非導通の識別により過剰書込みの発生の有無を検知できる。過剰書込みが発生していた場合は、当該選択ページのみ消去し再度書込みを行うことにより、偶発的過剰書込みを正常な書込みに修正することができる。

請求項（抜粋）：

複数のビット線にそれぞれ直列接続された複数の二重ゲート型MOS FETセルを備えた複数のブロックから構成されたNAND型フラッシュE2 PROMの書換えにおいて、制御ゲートが同一のワード線に接続された同一の前記ブロック内の前記複数の二重ゲート型MOS FETセルを単位としてなるページのうち、書込みが行われた選択ページの前記ワード線及び前記選択ページ以外の非選択ページの前記ワード線に、前記二重ゲート型MOS FETセルをエンハンスメント化した際におけるしきい電圧より大きく、かつ、過剰書込みされた前記二重ゲート型MOS FETセルのしきい電圧より小さい電圧を印加し、前記ビット線と接地との間が導通状態となるか否かを検査することにより、前記選択ページに過剰書込みが発生しているか否かを識別し、過剰書込みが発生していた場合には、前記選択ページの前記ワード線にのみ消去電圧及び書込み電圧を印加することにより正常な書込み状態に修正することを特徴とする半導体記憶装置の過剰書込み修正方法。

IPC (4件)：

G11C 16/06 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

G11C 17/00 510 A ,  H01L 29/78 371