特許

J-GLOBAL ID：200903001807738420

半導体装置の製造方法

発明者： 森 藤 英 治
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-269098
公開番号（公開出願番号）：特開2001-094100
出願日： 1999年09月22日
公開日（公表日）： 2001年04月06日
要約：

【要約】【課題】 金属シリサイドを備え、高い駆動力を有し、短チャネル効果が抑制されたLDD型MOSFETを含む半導体装置の製造方法を提供する。【解決手段】 ソースまたはドレインとなる深い拡散層形成のためのイオン注入および活性化を先に処理し、その後浅い接合を形成する後作りMOSFETの製造方法において、第1の側壁12を後酸化膜7、窒化膜9および酸化膜11でなる絶縁膜の積層体で形成し、これをマスクとしてゲートポリシリコン5’、ソースおよびドレイン領域にイオン注入しアニールにより、ゲート電極5、深い拡散層13を形成する。次に、等方性エッチングにより酸化膜11を除去し、ゲート電極5、ソース領域およびドレイン領域の各表面に金属シリサイド15を形成する。次に、異方性エッチングによりゲート電極5の周辺領域の窒化膜9、後酸化膜7を除去して第2の側壁17を形成し、露出した基板1の表面にイオン注入し、次いで全面に窒化膜を成膜してアニールにより浅い拡散層19を形成する。

請求項（抜粋）：

半導体基板の表面部であって第1導電型の不純物が拡散された素子形成領域上にゲート絶縁膜を介してゲート電極となるポリシリコンを形成する第1の工程と、前記ポリシリコンの側面からソースまたはドレインとなる領域までの領域に対応する前記ポリシリコンの周辺領域にまで延在する第1の絶縁膜とこの第1の絶縁膜を覆う第2の絶縁膜とを含む積層体でなる第1の側壁を形成する第2の工程と、前記第1の側壁をマスクとして前記第1導電型と逆導電型である第2導電型の不純物を第1の深さで前記ポリシリコン並びにソースとなる領域およびドレインとなる領域に注入する第3の工程と、前記第2導電型の不純物を活性化させ、ゲート電極と、ソースおよびドレインとなる第1の不純物拡散層と、を形成する第4の工程と、前記第1の側壁から前記第2の絶縁膜を選択的に除去する第5の工程と、前記ゲート電極並びに前記第1の拡散層の表面に金属シリサイドを形成する第6の工程と、前記ゲート電極の前記周辺領域に前記第2導電型の不純物を前記第1の深さよりも浅い第2の深さで注入する第7の工程と、前記第2導電型の不純物を活性化させて第2の不純物拡散層を形成する第8の工程と、を備える半導体装置の製造方法。

IPC (2件)：

H01L 29/78 ,  H01L 21/336

FI (2件)：

H01L 29/78 301 L ,  H01L 29/78 301 P

Fターム (15件)：

5F040DA21 ,  5F040DA22 ,  5F040DC01 ,  5F040EC01 ,  5F040EC07 ,  5F040EC13 ,  5F040EF02 ,  5F040FA05 ,  5F040FA07 ,  5F040FA10 ,  5F040FA12 ,  5F040FA19 ,  5F040FB03 ,  5F040FC19 ,  5F040FC22