特許
J-GLOBAL ID：200903001814164960
PLL回路
発明者：
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出願人/特許権者：
代理人 (1件)：
早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-341676
公開番号（公開出願番号）：特開平6-164377
出願日： 1992年11月25日
公開日（公表日）： 1994年06月10日
要約：
【要約】【構成】 位相比較器PC2と、ループフィルタLF3と、可変遅延回路VDL4とからPLL回路を構成し、かつ、可変遅延回路VDL4は、遅延素子7〜12と、カレントミラー回路13,14と、バイアス発生回路15とから構成する。【効果】 発振器VCOの代わりに可変遅延回路VDLを用いてPLL回路を構成したので、発振周波数を合わせる必要がないため、ロック時間を短縮できる。
請求項（抜粋）：
外部クロックと内部クロックとの位相を比較する位相比較器と、該位相比較器の出力を電圧信号に変換するループフィルタと、上記外部クロックを上記ループフィルタの出力に応じた遅延量だけ遅延する可変遅延回路とを備えたことを特徴とするPLL回路。
引用特許：
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