特許
J-GLOBAL ID：200903001878625244
論理ゲート回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
清水 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-249246
公開番号（公開出願番号）：特開平7-106948
出願日： 1993年10月05日
公開日（公表日）： 1995年04月21日
要約：
【要約】【目的】 “H”が通常より高い電圧となる入力端子とグランド端子の間にダイオード等の電圧をクランプする素子を接続し、出力の“L”が高くなるのを防止し得るNANDまたはAND論理を含む論理ゲート回路を提供する。【構成】 正の電源端子VDDと出力端子OUT間に負荷を備え、出力端子OUTとGND端子の間に、制御信号により開閉するE-FET1,E-FET2を直列に接続し、グランド端子GNDに直接接続されるE-FET2以外のE-FET1の制御信号の入力端子IN1と、グランド端子GNDの間に電圧をクランプするダイオードD1を設ける。
請求項（抜粋）：
正負の電源端子対を備え、その一方を第1の電源端子、他方を第2の電源端子とし、前記第1の電源端子と出力端子間に負荷を備え、前記出力端子と前記第2の電源端子間に制御信号により開閉するMES型スイッチング素子を2つ以上直列に接続した構成の回路を含む論理ゲート回路において、前記第2の電源端子に直接接続される前記スイッチング素子の制御信号の入力端子以外の前記スイッチング素子の制御信号の入力端子と第2の電源端子間にそれぞれ電圧をクランプする素子を設けることを特徴とする論理ゲート回路。
引用特許：
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