特許
J-GLOBAL ID：200903001896571364

半導体素子の製造方法

発明者：
李 仁 行

李 仁 行 について


出願人/特許権者：
株式会社ハイニックスセミコンダクター

株式会社ハイニックスセミコンダクター について


代理人 (1件)： 中川 周吉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-085067
公開番号（公開出願番号）：特開2002-025944
出願日： 2001年03月23日
公開日（公表日）： 2002年01月25日
要約：
【要約】【課題】 TiSi2層の形成時、Ti蒸着厚さを厚くし且つ接合部内のSi原子消耗を最小化することにより、コンタクト抵抗を低め接合部の漏洩電流特性を向上させて超高集積半導体素子の製造を実現することができる半導体素子の製造方法を提供すること。【解決手段】 本発明に係る半導体素子の製造方法は、素子分離膜、ゲート及び接合部が形成された半導体基板を提供し、ゲートの上部にはマスク絶縁膜を、両側壁にはゲートスペーサを形成する段階と、接合部の露出した表面にシリコン層を形成する段階と、TiCl4気体とH2気体を用いたプラズマCVD法でTiを蒸着すると共に、シリコン層上にTiSi2層を形成する段階と、TiSi2層を形成した後、反応せずに残っているTi層を除去する段階とを含んでなる。
請求項（抜粋）：
TiSi2層を形成するための半導体基板を提供する段階と、TiCl4気体とH2気体を用いたプラズマCVD法でTiを蒸着すると同時に、前記半導体基板の表面にTiSi2層を形成する段階とを含んでなることを特徴とする半導体素子の製造方法。
IPC (6件)：
H01L 21/285 301 ,  H01L 21/285 ,  C23C 16/42 ,  H01L 21/3205 ,  H01L 29/78 ,  H01L 21/336
FI (6件)：
H01L 21/285 301 T ,  H01L 21/285 C ,  C23C 16/42 ,  H01L 21/88 Q ,  H01L 29/78 301 P ,  H01L 29/78 301 S
Fターム (70件)：
4K030AA03 ,  4K030AA06 ,  4K030AA11 ,  4K030AA17 ,  4K030BA18 ,  4K030BA48 ,  4K030CA04 ,  4K030CA12 ,  4K030DA09 ,  4K030FA01 ,  4K030JA05 ,  4K030JA10 ,  4K030JA16 ,  4M104BB01 ,  4M104BB25 ,  4M104CC01 ,  4M104CC05 ,  4M104DD02 ,  4M104DD45 ,  4M104DD46 ,  4M104DD78 ,  4M104DD79 ,  4M104DD84 ,  4M104GG09 ,  4M104HH15 ,  5F033HH04 ,  5F033HH26 ,  5F033HH27 ,  5F033JJ26 ,  5F033KK01 ,  5F033KK26 ,  5F033MM07 ,  5F033PP03 ,  5F033PP04 ,  5F033PP07 ,  5F033PP12 ,  5F033QQ37 ,  5F033QQ70 ,  5F033QQ73 ,  5F033WW03 ,  5F033WW05 ,  5F033WW06 ,  5F033WW07 ,  5F033XX09 ,  5F140AA10 ,  5F140AA24 ,  5F140BF04 ,  5F140BF11 ,  5F140BF15 ,  5F140BF18 ,  5F140BG08 ,  5F140BG12 ,  5F140BG14 ,  5F140BG20 ,  5F140BG22 ,  5F140BG29 ,  5F140BG34 ,  5F140BG44 ,  5F140BG45 ,  5F140BH06 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BK18 ,  5F140BK30 ,  5F140BK34 ,  5F140BK35 ,  5F140BK38 ,  5F140BK39 ,  5F140CF00 ,  5F140CF04
引用特許：
審査官引用 (6件)
全件表示

前のページに戻る

TOP

BOTTOM