特許

J-GLOBAL ID：200903001908036133

半導体装置の製造方法

発明者： 飯田 雅也 ,  一瀬 勝彦
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2001-336029
公開番号（公開出願番号）：特開2003-142597
出願日： 2001年11月01日
公開日（公表日）： 2003年05月16日
要約：

【要約】【課題】 ゲート長が0.1μm以下のMISFETを含み、かつゲート長が異なる複数種類のMISFETを内蔵する半導体装置を形成する。【解決手段】 サイドウォール10をマスクとしてシリコン多結晶膜をエッチングし、ゲート長が相対的に短いゲート電極13aを形成し、同時にレジストパターン12をマスクとしてシリコン多結晶膜をエッチングし、ゲート長が相対的に長いゲート電極13bを形成する。

請求項（抜粋）：

絶縁膜からなるサイドウォールをマスクとした導電性膜の加工により、ゲート長が相対的に短いMISFETのゲート電極を形成し、同時にレジストパターンをマスクとした前記導電性膜の加工により、ゲート長が相対的に長いMISFETのゲート電極を形成することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/8238 ,  H01L 27/092

Fターム (14件)：

5F048AC03 ,  5F048BA01 ,  5F048BB03 ,  5F048BB05 ,  5F048BB08 ,  5F048BB12 ,  5F048BB14 ,  5F048BC06 ,  5F048BD10 ,  5F048BE03 ,  5F048BF06 ,  5F048BF07 ,  5F048BG14 ,  5F048DA25