特許

J-GLOBAL ID：200903001908052759

半導体装置の製造方法

発明者： 渡邉 純一 ,  池田 和人
出願人/特許権者： 富士通株式会社
代理人 (1件)： 北野 好人
公報種別：公開公報
出願番号（国際出願番号）：特願平10-227906
公開番号（公開出願番号）：特開2000-058822
出願日： 1998年08月12日
公開日（公表日）： 2000年02月25日
要約：

【要約】【課題】 半導体装置の製造方法に関し、シリサイド膜の形成に先立つ非晶質化のためのイオン注入の突き抜けを防止しつつ、ソース/ドレイン領域及びゲート電極のシート抵抗を低減しうる半導体装置の製造方法を提供する。【解決手段】 シリコン基板10上に、ポリシリコンよりなるゲート電極16とソース/ドレイン拡散層24とを有するトランジスタを形成する工程と、第1の加速エネルギーでイオン注入を行い、ゲート電極16の表面領域及びソース/ドレイン拡散層24の表面領域に非晶質層26を形成する工程と、第1の加速エネルギーより高い第2の加速エネルギーでイオン注入を行い、非晶質層26の厚さを増加させる工程と、ゲート電極16上及びソース/ドレイン拡散層24上に、チタンシリサイド膜32を選択的に形成する工程とにより半導体装置を製造する。

請求項（抜粋）：

シリコン基板上にゲート絶縁膜を介して形成されたポリシリコンよりなるゲート電極と、前記ゲート電極の両側の前記シリコン基板中に形成されたソース/ドレイン拡散層とを有するトランジスタを形成する工程と、第1の加速エネルギーでイオン注入を行い、前記ゲート電極の表面領域及び前記ソース/ドレイン拡散層の表面領域に非晶質層を形成する工程と、前記第1の加速エネルギーより高い第2の加速エネルギーでイオン注入を行い、前記非晶質層の厚さを増加させる工程と、チタン膜を堆積して熱処理を行い、前記ゲート電極上及び前記ソース/ドレイン拡散層上に、チタンシリサイド膜を選択的に形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/28 301

FI (2件)：

H01L 29/78 301 P ,  H01L 21/28 301 T

Fターム (40件)：

4M104AA01 ,  4M104BB01 ,  4M104BB25 ,  4M104BB37 ,  4M104CC01 ,  4M104CC05 ,  4M104DD04 ,  4M104DD37 ,  4M104DD43 ,  4M104DD80 ,  4M104DD82 ,  4M104DD84 ,  4M104DD88 ,  4M104DD89 ,  4M104DD99 ,  4M104FF14 ,  4M104GG09 ,  4M104HH04 ,  4M104HH07 ,  4M104HH16 ,  5F040DA01 ,  5F040DA06 ,  5F040DA10 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC06 ,  5F040EC07 ,  5F040EC13 ,  5F040EF02 ,  5F040EF11 ,  5F040EH02 ,  5F040EK05 ,  5F040FA03 ,  5F040FA05 ,  5F040FB02 ,  5F040FB04 ,  5F040FC00 ,  5F040FC15 ,  5F040FC19