特許

J-GLOBAL ID：200903001921394650

降圧形チョッパ回路

発明者： 上杉 茂紀
出願人/特許権者： 株式会社ピーエフユー
代理人 (1件)： 森田 寛 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-160941
公開番号（公開出願番号）：特開平6-006968
出願日： 1992年06月19日
公開日（公表日）： 1994年01月14日
要約：

【要約】【目的】 本発明は,簡単な構成を用いて昇圧されたバイアス電圧を,N-チャネルMOS-FET用の得るようにすることを目的としている。【構成】 負荷回路に直列にN-チャネルMOS-FETを接続すると共に,当該N-チャネルMOS-FETの負荷側に電力抽出回路をもうけて,電力,当該電力を整流して直流電源電圧Vinを加算するようにして,ゲートをオン・オフするための入力バイアス電圧を得る。

請求項（抜粋）：

負荷回路に直列にN-チャネルMOS-FET(Q1 )を接続すると共に,当該N-チャネルMOS-FET(Q1 )の負荷側に平滑回路(D1,L1,C1 )を挿入してなり,上記N-チャネルMOS-FET(Q1 )のゲートを所望するデューティの下でオン・オフせしめて, 上記負荷回路に対して, 降圧された電圧を印加する降圧形チョッパ回路において,上記平滑回路(D1,L1,C1 )の電源側あるいは当該平滑回路(D1,L1,C1)内に,電力を抽出する電力抽出回路(N1,N2 )と,当該電力抽出回路(N1,N2 )によって抽出された電力を整流するダイオード(D2 )と,をそなえると共に,当該ダイオード(D2 )によって得られた直流電圧分を,直流電源電圧(Vin)に加算するよう構成してなり,当該加算された電圧を, 上記N-チャネルMOS-FET(Q1 )の入力バイアス電圧として用い,当該入力バイアス電圧によって,上記N-チャネルMOS-FET(Q1 )のゲートをオン・オフするようにしたことを特徴とする降圧形チョッパ回路。