特許
J-GLOBAL ID：200903001943146677
半導体メモリ装置のメモリセル駆動回路
発明者：
出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平8-325577
公開番号（公開出願番号）：特開平10-031891
出願日： 1996年12月05日
公開日（公表日）： 1998年02月03日
要約：
【要約】【課題】 半導体メモリ装置のメモリセル駆動回路を提供する。【解決手段】 ローデコーダ111、113と多数のワードドライバデコーダ127、129とに連結されてメモリセル131、133に連結されたワードラインWL11’、WL12’を駆動する多数のワードラインドライバ115、117、119、121を有する半導体メモリ装置のメモリセル駆動回路において、隣接したワードドライバデコーダ127、129の接地ノード171、173をパワー接地線181にそれぞれ連結させることにより前記接地ノード171、173が抵抗成分175、177を内包して前記ワードドライバデコーダ127、129の接地ノード171、173を通じて隣接したワードラインドライバの接地ノード165にノイズが発生することを防止できるので、半導体メモリ装置の信頼性が向上する。
請求項（抜粋）：
ローデコーダと多数のワードドライバデコーダとに連結されてメモリセルに連結されたワードラインを駆動する多数のワードラインドライバを有する半導体メモリ装置のメモリセル駆動回路において、隣接したワードドライバデコーダの接地ノードをパワー接地ノードにそれぞれ連結させることにより前記接地ノードが抵抗成分を内包して前記ワードドライバデコーダの接地ノードを通じて隣接したワードラインドライバの接地ノードにノイズが発生するのを防止することを特徴とする半導体メモリ装置のメモリセル駆動回路。
IPC (2件)：
G11C 11/413
, G11C 11/407
G11C 11/34 301 A
, G11C 11/34 354 D
