コンピュータシステム、インテグレーテッドプロセッサ、キャッシュベースのコンピュータシステムのためのスヌープ制御方法

発明者：
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-119486
公開番号（公開出願番号）：特開平8-050570
出願日： 1995年05月18日
公開日（公表日）： 1996年02月20日
要約：

【要約】【目的】キャッシュメモリ内の各エントリに対応するシステムメモリの物理的アドレスの進路を追うキャッシュコントローラを含むインテグレーテッドプロセッサを提供する。【構成】アドレスタグおよび状態論理回路(130)は各ライン内の各倍長語に割当てられたダーティビットおよび各ラインに割当てられた有効ビットから成る状態情報を含む。ダーティビットは倍長語がダーティであるかクリーンであるかを示し、有効ビットはラインが有効であるか無効であるかを示す。キャッシュコントローラ(108)は、メモリサイクルが局部バス(112)の代替バスマスタ(122)によって実行されたかどうかを判断すべく局部バスをモニタするスヌープライトバック制御回路(134)を含む。メモリサイクルの間、コンパレータ回路(132)はキャッシュヒットが生じたかどうかを判断する。

請求項（抜粋）：

コンピュータシステムであって、データ信号を転送することができるバスと、前記バスに作動的に結合されたキャッシュメモリと、前記キャッシュメモリに結合された処理ユニットと、システムメモリと、前記バスと前記システムメモリとに作動的に結合され、前記システムメモリ内の記憶および検索を制御するためのシステムメモリコントローラと、前記バスに結合された代替バスマスタデバイスとを含み、前記代替バスマスタデバイスは前記バス上でメモリサイクルを実行することができ、さらに、前記キャッシュメモリと前記バスとに作動的に結合され、前記キャッシュメモリ内のデータの記憶および検索を制御するためのキャッシュコントローラを含み、前記キャッシュコントローラは、前記キャッシュメモリ内に記憶された複数のラインのデータを示す複数のラインアドレスを記憶することができかつ各ラインに関連の複数のダーティビットを記憶することができるタグ論理回路を含み、別々のダーティビットが各ライン内のデータの別々の倍長語に対応し、さらに、前記キャッシュメモリ内に記憶されたダーティデータの前記システムメモリへのライトバックを制御するためのスヌープ制御回路を含み、前記スヌープ制御回路は前記複数のダーティビットの状態に基づいて所与のラインのダーティである選択された倍長語をライトバックすることができる、コンピュータシステム。

引用特許：

審査官引用 (6件)

特開平2-171944
特開平4-084347
特開平4-195563

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