特許
J-GLOBAL ID：200903002006557218
半導体素子の実装方法
発明者：
出願人/特許権者：
代理人 (1件)：
稲本 義雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-356380
公開番号（公開出願番号）：特開平5-175694
出願日： 1991年12月24日
公開日（公表日）： 1993年07月13日
要約：
【要約】【目的】 半導体素子をベアチップの状態で、簡単を位置合わせを行なうだけで、精度よく基板上に実装できるようにする。【構成】 基板4上に形成された電極パターン5上に、半田付け可能な側面を有する半導体素子1の外周に対して所定の間隔を維持し、かつ絶縁層32を介して接続用ランド33を設け、接続用ランド33上にクリーム半田34を所定量供給し、接続用ランド33の間に半導体素子1を挿入して、クリーム半田を加熱溶融して半田付けする。
請求項（抜粋）：
半田付け可能な側面を有する半導体素子を、基板上に形成された電極パターン上に実装する半導体素子の実装方法であって、前記電極パターン上に前記半導体素子の外周に対して所定の間隔を維持し、かつ絶縁層を介して形成された接続用ランドを設ける第1の工程と、前記接続用ランド上にクリーム半田を所定量供給する第2の工程と、前記接続用ランドの間に前記半導体素子を挿入し、前記半導体素子の下面に設けられた突起電極を前記電極パターンに当接させる第3の工程と、前記クリーム半田を加熱して溶融し、前記半導体素子の側面と前記接続用ランドとを半田付け固定する第4の工程とを有することを特徴とする半導体素子の実装方法。
IPC (4件)：
H05K 13/04
, H01L 23/50
, H05K 1/18
, H05K 3/34
