特許
J-GLOBAL ID:200903002071580707

配線基板およびその製造方法、並びに電子機器

発明者:
出願人/特許権者:
代理人 (3件): 稲葉 良幸 ,  田中 克郎 ,  大賀 眞司
公報種別:公開公報
出願番号(国際出願番号):特願2006-309239
公開番号(公開出願番号):特開2008-124387
出願日: 2006年11月15日
公開日(公表日): 2008年05月29日
要約:
【課題】本発明の目的は、転写時に対向する2つの基板が画素領域において接触することを防止し、基板上に周辺回路を確実に転写することができる配線基板の製造方法を提供する。【解決手段】本実施形態に係る配線基板の製造方法は、画素領域101に突起部12が形成された可撓性基板11と、周辺回路を構成する電子素子15が配置された基板40とを、画素領域101の周囲に電子素子15が対向するようにして貼り合わせる工程と、可撓性基板11に電子素子15を残して、可撓性基板11から基板40を分離する工程と、を有し、可撓性基板11と基板40とを貼り合わせる工程において、電子素子15を可撓性基板11に圧着し、画素領域101において突起部12を基板40に接触させる。【選択図】図6
請求項(抜粋):
画素領域と、前記画素領域の周囲に位置する駆動領域と、を含み、前記画素領域に突起部が形成された第1基板と、周辺回路が配置された第2基板とを、前記駆動領域に前記周辺回路が対向するようにして貼り合わせる工程と、 前記第1基板に前記周辺回路を残して、前記第1基板から前記第2基板を分離する工程と、を有し、 前記第1基板と前記第2基板とを貼り合わせる工程において、前記周辺回路を前記第1基板に圧着し、前記画素領域において前記突起部を前記第2基板に接触させる、 配線基板の製造方法。
IPC (8件):
H05K 3/20 ,  H01L 21/60 ,  H05K 3/32 ,  H01L 21/336 ,  H01L 29/786 ,  G09F 9/00 ,  H01L 21/02 ,  H01L 27/12
FI (7件):
H05K3/20 A ,  H01L21/60 311S ,  H05K3/32 B ,  H01L29/78 627D ,  G09F9/00 342Z ,  G09F9/00 348Z ,  H01L27/12 B
Fターム (70件):
5E319AA03 ,  5E319AA07 ,  5E319AB05 ,  5E319AC03 ,  5E319BB16 ,  5E319CC61 ,  5E319CD04 ,  5E319CD15 ,  5E319CD26 ,  5E319GG15 ,  5E343AA02 ,  5E343AA12 ,  5E343AA17 ,  5E343AA18 ,  5E343AA33 ,  5E343BB09 ,  5E343BB23 ,  5E343BB24 ,  5E343BB25 ,  5E343BB35 ,  5E343BB44 ,  5E343BB62 ,  5E343BB67 ,  5E343BB69 ,  5E343DD03 ,  5E343DD56 ,  5E343DD62 ,  5E343EE23 ,  5E343FF08 ,  5E343GG11 ,  5F044KK03 ,  5F044LL09 ,  5F044QQ06 ,  5F110AA26 ,  5F110BB02 ,  5F110BB03 ,  5F110BB05 ,  5F110CC01 ,  5F110CC05 ,  5F110DD01 ,  5F110DD13 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE07 ,  5F110EE42 ,  5F110FF01 ,  5F110FF02 ,  5F110FF27 ,  5F110GG02 ,  5F110GG05 ,  5F110GG13 ,  5F110GG42 ,  5F110HL02 ,  5F110NN02 ,  5F110NN23 ,  5F110NN71 ,  5F110NN72 ,  5F110PP03 ,  5F110QQ06 ,  5F110QQ16 ,  5G435AA06 ,  5G435AA17 ,  5G435BB05 ,  5G435EE32 ,  5G435EE37 ,  5G435EE42 ,  5G435HH18 ,  5G435KK05
引用特許:
出願人引用 (4件)
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審査官引用 (4件)
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