メモリセル

発明者： ,
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-210548
公開番号（公開出願番号）：特開平10-144877
出願日： 1997年08月05日
公開日（公表日）： 1998年05月29日
要約：

【要約】【課題】本発明の目的は、リードアウト電流のメモリセル間でのばらつきが少なく、しかもチャネルのコンダクタンスの変化を大きくでき、これにより高集積化及び低消費電力化に好適なメモリセルを提供することにある。【解決手段】本発明によるメモリセルは、チャネル層1とスペーサ層2とがヘテロ接合され、このスペーサ層2に、先鋭な底部がヘテロ界面100までは至らない程度にV字溝3が掘り込まれ、このV字溝3の先鋭な底部に離散的に複数の量子ドット4が配列され、この量子ドット4の上にゲート電極7が設けられ、ヘテロ界面100にソース電極8がオーミック接続され、ソース電極8から量子ドット4を隔ててヘテロ界面100にドレイン電極9がオーミック接続されてなる。

請求項（抜粋）：

第1半導体で形成されたチャネル層と、前記チャネル層の上に設けられ、前記第1半導体とは異種の第2半導体で形成されるスペーサ層と、先鋭な底部が前記チャネル層と前記スペーサ層とのヘテロ界面までは至らない程度に前記スペーサ層に掘り込まれたV字溝と、前記V字溝の先鋭な底部に、離散的に配列された複数の量子ドットと、前記量子ドットの上に設けられたゲート電極と、前記ヘテロ界面にオーミック接続されたソース電極と、前記ソース電極から前記量子ドットを隔てて、前記ヘテロ界面にオーミック接続されたドレイン電極とを具備することを特徴とするメモリセル。

IPC (6件)：

H01L 27/10 451 , G11C 11/21 , H01L 29/41 , H01L 29/778 , H01L 21/338 , H01L 29/812

FI (4件)：

H01L 27/10 451 , G11C 11/21 , H01L 29/44 C , H01L 29/80 H

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