特許

J-GLOBAL ID：200903002125624985

半導体集積回路装置およびその製造方法

発明者： 星野 裕 ,  池田 修二
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-163493
公開番号（公開出願番号）：特開平10-012749
出願日： 1996年06月24日
公開日（公表日）： 1998年01月16日
要約：

【要約】【課題】 α線によるメモリセルのソフトエラー耐性を向上させた完全CMOS型SRAMを実現する。【解決手段】 負荷用MISFETQp2 のゲート電極17Aと駆動用MISFETQd2 のゲート電極6と駆動用MISFETQd1 のドレイン領域(n+ 型半導体領域8)とを電気的に接続する溝状の接続孔19bの上部に配置した負荷用MISFETQp1 のドレイン領域(p型半導体層18P)と誘電体膜23とプレート電極24とで立体的な容量素子C1 を形成する。

請求項（抜粋）：

半導体基板上に形成された第1および第2の駆動用MISFETと前記第1および第2の駆動用MISFETの上部に堆積した導電膜で形成された第1および第2の負荷用MISFETとからなるフリップフロップ回路と、半導体基板上に形成された第1および第2の転送用MISFETとでメモリセルを構成した完全CMOS型SRAMを有する半導体集積回路装置であって、第1の負荷用MISFETのゲート電極と第1の駆動用MISFETのゲート電極と第2の駆動用MISFETのドレイン領域とを電気的に接続する第1の接続孔の上部を含む領域に、第2の負荷用MISFETのドレイン領域と前記ドレイン領域の上部に形成された絶縁膜と前記絶縁膜の上部に形成され、電源電圧に固定された第1のプレート電極とで構成される第1の容量素子を形成し、第2の負荷用MISFETのゲート電極と第2の駆動用MISFETのゲート電極と第1の駆動用MISFETのドレイン領域とを電気的に接続する第2の接続孔の上部を含む領域に、第1の負荷用MISFETのドレイン領域と前記ドレイン領域の上部に形成された絶縁膜と前記絶縁膜の上部に形成され、電源電圧に固定された第2のプレート電極とで構成される第2の容量素子を形成したことを特徴とする半導体集積回路装置。

IPC (3件)：

H01L 21/8244 ,  H01L 27/11 ,  H01L 29/786

FI (3件)：

H01L 27/10 381 ,  H01L 29/78 613 B ,  H01L 29/78 623 Z