特許
J-GLOBAL ID:200903002147399020

半導体装置

発明者:
出願人/特許権者:
代理人 (1件): 矢作 和行
公報種別:公開公報
出願番号(国際出願番号):特願2002-124146
公開番号(公開出願番号):特開2003-318281
出願日: 2002年04月25日
公開日(公表日): 2003年11月07日
要約:
【要約】【課題】素子自体で十分なサージ耐量が得られ、且つCMOSトランジスタのラッチアップを防止した半導体装置を提供する。【解決手段】不純物濃度が5×1015cm-3以上から3×1016cm-3以下のp型半導体基板1に形成したp型ウェル領域4内に、CMOSトランジスタ110におけるNチャンネルMOSトランジスタ112と入出力保護ダイオード120を形成し、p型半導体基板1に形成したn型ウェル領域3内に、CMOSトランジスタ110におけるPチャンネルMOSトランジスタ111を形成する。
請求項1:
p型半導体基板にCMOSトランジスタと入出力保護ダイオードが形成された半導体装置において、前記p型半導体基板の不純物濃度が5×1015cm-3以上から3×1016cm-3以下であり、前記p型半導体基板に形成された前記p型半導体基板の不純物濃度より大きな不純物濃度を有するp型ウェル領域内に、前記CMOSトランジスタにおけるNチャンネルMOSトランジスタと前記入出力保護ダイオードが形成され、前記p型半導体基板に形成されたn型ウェル領域内に、前記CMOSトランジスタにおけるPチャンネルMOSトランジスタが形成されたことを特徴とする半導体装置。
IPC (4件):
H01L 21/8238 ,  H01L 21/822 ,  H01L 27/04 ,  H01L 27/092
FI (2件):
H01L 27/08 321 H ,  H01L 27/04 H
Fターム (15件):
5F038BH04 ,  5F038BH09 ,  5F038BH13 ,  5F038BH18 ,  5F038EZ20 ,  5F048AA02 ,  5F048AA03 ,  5F048AC03 ,  5F048AC10 ,  5F048CC06 ,  5F048CC11 ,  5F048CC13 ,  5F048CC15 ,  5F048CC16 ,  5F048CC19
引用特許:
出願人引用 (7件)
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審査官引用 (7件)
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