特許
J-GLOBAL ID：200903002183974953
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
吉田 研二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-064630
公開番号（公開出願番号）：特開平5-266676
出願日： 1992年03月23日
公開日（公表日）： 1993年10月15日
要約：
【要約】【目的】 高速なデータ読み出しが可能な半導体記憶装置を得る。【構成】 データバス30と、それに接続する複数のビット線32とを含み、この各ビット線32には複数のメモリセル34がビット線32の一方線と他方線の間に並列に接続されている。ビット線32の一方端は選択トランジスタ38によってデータバス30と接続され、ビット線32にはプリチャージトランジスタ40が接続され、ビット線32の一方線と他方線の間にはこその電位差を増幅するラッチ型センスアンプ42が接続されている。選択トランジスタ38のゲートしきい値電圧は、プリチャージトランジスタ40のしきい値電圧より高く設定されているので、ビット線電位差がこのしきい値の差分に達するまでは選択トランジスタは非導通状態であり、メモリセル34はビット線間容量のみを充電するので、より迅速にラッチ型センスアンプの動作を開始させることが可能である。
請求項（抜粋）：
互いに相補関係にある一対の線で構成された内部データバスと、互いに相補関係にある一対の線で構成されたビット線と、前記ビット線を前記内部データバスに接続する選択トランジスタと、前記ビット線の一方線と、他方線との間に並列接続される複数のメモリセルで構成されるセルブロックと、前記ビット線に接続され、前記ビット線のプリチャージを行うプリチャージトランジスタと、前記ビット線の一方線と他方線との間の電位差を増大維持させるラッチ型センスアンプであって、外部からの制御信号によってその動作がON/OFFされるラッチ型センスアンプと、を含み、前記選択トランジスタのゲートしきい値電圧は、前記プリチャージトランジスタのゲートしきい値電圧より高く設定されたことを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/419
, H01L 27/10 481
