特許

J-GLOBAL ID：200903002187937173

半導体記憶装置

発明者： 酒井 美希子 ,  長谷川 政己 ,  飯岡 義雄 ,  平山 雅行 ,  阿南 尚幸 ,  佐藤 陽一 ,  佐藤 和善
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平11-257877
公開番号（公開出願番号）：特開2001-084771
出願日： 1999年09月10日
公開日（公表日）： 2001年03月30日
要約：

【要約】【課題】 4ポートRAM等のレイアウト所要面積を縮小し、その動作マージンを拡大して、これをマクロセルとして搭載するATM交換機用LSI等のチップサイズを縮小し、その動作マージンを拡大する。【解決手段】 ATM交換機用LSI等にマクロセルとして搭載され、擬似多ポート方式をとる4ポートRAM(4PRAM0)等において、例えば、メモリアレイMARYの各相補ビット線BLに対応して設けられるポートA及びポートCのYスイッチYSA及びYSCの単位YスイッチならびにライトアンプWACの単位ライトアンプを、メモリアレイMARYの対応する相補ビット線BLの延長方向の一方に配置し、ポートB及びポートDのYスイッチYSB及びYSDの単位YスイッチならびにライトアンプWADの単位ライトアンプを、メモリアレイMARYの対応する相補ビット線BLの延長方向の他方に配置するとともに、4ポートRAMに対するクロック信号線CK等の入出力信号線を、その配置領域となる四辺形の一辺側にすべてまとめて配置する。

請求項（抜粋）：

スタティック型のメモリセルが格子配列されてなるメモリアレイを備えるものであって、かつ、その入出力部を構成し上記メモリアレイの各ビット線に対応して設けられる所定の回路素子が、メモリアレイのビット線延長方向の両側に配置されることを特徴とする半導体記憶装置。

IPC (2件)：

G11C 11/41 ,  H01L 27/10 371

FI (3件)：

G11C 11/34 K ,  H01L 27/10 371 ,  G11C 11/34 345

Fターム (10件)：

5B015JJ31 ,  5B015NN01 ,  5B015PP01 ,  5B015PP04 ,  5F083BS00 ,  5F083GA09 ,  5F083LA01 ,  5F083LA04 ,  5F083LA07 ,  5F083LA12