特許

J-GLOBAL ID：200903002194973878

可変論理回路並びに半導体集積回路および半導体集積回路の製造方法

発明者： 佐藤 正幸 ,  志水 勲 ,  高橋 秀明 ,  斉藤 良和
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 大日方 富雄
公報種別：再公表公報
出願番号（国際出願番号）：JP2000000431
公開番号（公開出願番号）：WO2001-056160
出願日： 2000年01月28日
公開日（公表日）： 2001年08月02日
要約：

【要約】各々が正相と逆相のn組(例えば2組)の信号の組合せに応じて択一的に選択されるn×n個(例えば4個)のメモリセルを備え選択されたメモリセルの記憶データに応じて正相と逆相の信号を出力するように構成されてなる複数の可変論理回路と、上記可変論理回路間を接続するための信号線および互いに交差する信号線間を接続または遮断可能なスイッチ素子が形成された可変配線手段と、上記可変配線手段のスイッチ素子の状態を記憶する配線接続状態記憶用メモリ回路とを1つの半導体チップ上に複数個並べて配置することで所望の論理機能を構成可能な半導体集積回路(FPLA)を構成した。

請求項（抜粋）：

正相と逆相のn組(nは正の整数)の信号の組合せに応じて各々択一的に選択される2n個のメモリセルを備え、選択されたメモリセルの記憶データに応じて正相と逆相の信号を出力するように構成されてなる可変論理回路。

IPC (5件)：

H03K 19/177 ,  G11C 11/41 ,  H01L 21/82 ,  H01L 21/822 ,  H01L 27/04

FI (4件)：

H03K 19/177 ,  G11C 11/34 Z ,  H01L 21/82 A ,  H01L 27/04 U