特許

J-GLOBAL ID：200903002195893320

ガロアフィールド多項式乗算/除算回路およびそれを組込むディジタル信号プロセッサ

発明者： フェットバイス,ゲルハルト・ペー ,  ツーリギアン,ミーラン
出願人/特許権者： アトメル・コーポレイション
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願平9-510608
公開番号（公開出願番号）：特表平10-503311
出願日： 1996年08月27日
公開日（公表日）： 1998年03月24日
要約：

【要約】乗算/除算回路(20)はALU(30)の排他的OR機能(32)を用いる。アキュムレータ(46,60,22)、およびシフトされた信号をALU(30)に再び戻すシフトレジスタ(26,34)を通る排他的OR機能(32)の結果により、乗算または除算機能を行なうようにすることができる。テレコミュニケーションの目的に用いられるときには、乗算/除算回路(20)はコンボルーションエンコーディングおよびサイクリックリダンダンシチェックなどの機能を行なうことができる。

請求項（抜粋）：

第1の複数の2進信号および第2の複数の2進信号を受取り、かつ制御信号に応答してその乗算または除算を行なうための乗算/除算回路であって、前記装置は、 前記第1および第2の複数の2進信号を受取り、かつそれに応答して第3の複数の2進信号を発生するための手段を含み、前記第3の複数の2進信号は前記第1および第2の複数の2進信号の排他的ORであり、前記第3の複数の2進信号は最上位ビット(MSB)を有し、さらに、 前記第3の複数の2進信号および前記第2の複数の2進信号を受取り、かつ第1のマルチプレクス信号に応答して第4の複数の2進信号を発生するための第1のマルチプレクサ手段を含み、前記第4の複数の2進信号はMSBを有し、さらに、 前記第4の複数の2進信号を受取り、かつストアするための第1のアキュムレータ手段と、 前記第1のアキュムレータ手段にストアされた前記第4の複数の2進信号を受取り、前記第2の複数の2進信号を発生し、かつ前記受取手段に前記第2の複数の2進信号を与えるための第1のシフト手段とを含み、前記第2の複数の2進信号は、前記第4の複数の2進信号を2で乗算したものを表わす1つの2進数字信号によってシフトされた前記第4の複数の2進信号であり、さらに、 前記第3の複数の2進信号の前記MSBを受取り、かつ第1のビット信号を発生するための第1のインバータ手段と、 前記第1のビット信号と前記第4の複数の2進信号の前記MSBと前記制御信号とを受取り、かつ前記制御信号に応答して第2のビット信号を発生するための第2のマルチプレクサ手段と、 複数のビット信号をストアし、最下位ビット(LSB)とMSBとを有し、かつ前記LSBとしての前記第2のビット信号を受取って前記ストアされた第2のビット信号を1桁分前記MSBにシフトするための第2のアキュムレータ手段と、 前記第2のアキュムレータ手段にストアされた前記MSBを受取り、かつそれに応答して第4のビット信号を発生するための第2のインバータ手段と、 前記第4のビット信号と前記第3の複数の2進信号の前記MSBと前記制御信号とを受取り、かつ前記制御信号に応答して第5のビット信号を発生するための第3のマルチプレクサ手段と、 前記第1のマルチプレクス信号として前記第1のマルチプレクサ手段に前記第5のビット信号を与えるための手段とを含み、 前記乗算動作の結果が前記第1のアキュムレータ手段にストアされ、かつ前記除算動作の結果が前記第1および第2のアキュムレータ手段にストアされる、乗算/除算回路。

IPC (3件)：

G06F 11/10 330 ,  G06F 7/60 ,  H03M 13/00

FI (3件)：

G06F 11/10 330 Q ,  G06F 7/60 A ,  H03M 13/00