半導体記憶装置及びそれを用いた電子機器

発明者： ,
出願人/特許権者：
代理人 (1件)：井上一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-265475
公開番号（公開出願番号）：特開平9-171699
出願日： 1996年09月13日
公開日（公表日）： 1997年06月30日
要約：

【要約】 (修正有)【課題】メインワード線とビット線との層間に異物が形成されて、ショートが発生しても、ショート電流が流れるのを防止して歩留り向上を図る。【解決手段】半導体記憶装置は、正規メモリセル16を含むメモリセルアレイブロック10を有する。メイン行選択手段40は、ロウレベル電位で活性化されハイレベル電位で非活性化されるメインワード線30を、プリチャージされたビット線BL・/BLとほぼ等しい電位で非活性にする第1の設定手段42を有し、サブ行選択手段50は、メインワード線30がハイレベル電位の時に、サブワード線32を非活性にする第2の設定手段52を有する。第2の設定手段52は、メインワード線30の信号を入力して反転信号を出力する反転素子54と、反転素子54の出力がロウレベル電位の時に、サブワード線32を非活性にするスイッチ手段55とを有する。これにより、ショートSは発生してもショート電流が流れない。

請求項（抜粋）：

複数列の一対のビット線と、N×n行のサブワード線と、前記複数列の一対のビット線と前記N×n行のサブワード線との各交差部に配設された複数の正規メモリセルと、を含み、前記サブワード線を行方向で複数にブロック分割してなる複数の正規メモリセルアレイブロックと、複数の前記正規メモリセルアレイブロックに亘ってN本設けられたメインワード線であって、いずれか1本の前記メインワード線を活性とすることで、該1本のメインワード線に従属するn本の前記サブワード線を選択可能とするN行のメインワード線と、複数の前記正規メモリセルアレイブロックに共用され、メイン行アドレス信号に基づいて、1本の前記メインワード線を選択するメイン行選択手段と、各々の前記正規メモリセルアレイブロック毎に設けられ、ブロックアドレス信号に基づいて、一つの前記正規メモリセルアレイブロックを選択し、選択された一つの前記正規メモリセルアレイブロック内の前記サブワード線を選択するサブ行アドレス信号を出力するブロック選択手段と、各々の前記正規メモリセルアレイブロック毎に設けられ、前記メイン行アドレス信号に基づいて選択された1本の前記メインワード線に従属するn本の前記サブワード線の中から、前記サブ行アドレス信号に基づいて、1本の前記サブワード線を選択するサブ行選択手段と、前記複数列の一対のビット線をプリチャージするプリチャージ手段と、を有し、前記メイン行選択手段は、ロウレベル電位で1本の前記メインワード線を活性に設定して該1本の前記メインワード線を選択し、プリチャージされた前記複数列の一対のビット線の電位とほぼ等しいハイレベル電位で他の前記メインワード線を非活性に設定することを特徴とする半導体記憶装置。

IPC (5件)：

G11C 29/00 301 , G11C 11/41 , G11C 11/413 , H01L 27/108 , H01L 21/8242

FI (4件)：

G11C 29/00 301 B , G11C 11/34 301 E , G11C 11/34 341 C , H01L 27/10 681 A

引用特許：

審査官引用 (3件)

特開平2-050396
特開平4-143999
半導体記憶装置
公報種別：公開公報出願番号：特願平4-241719 出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社

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