特許

J-GLOBAL ID：200903002216154566

半導体集積回路装置

発明者： 加藤 大輔 ,  渡辺 陽二
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-249179
公開番号（公開出願番号）：特開2001-077322
出願日： 1999年09月02日
公開日（公表日）： 2001年03月23日
要約：

【要約】【課題】 ヒューズラッチ回路のレイアウト上の制約を除去し、ヒューズラッチ回路の面積の増大を抑制できる半導体集積回路装置を提供すること。【解決手段】 ヒューズ(FUSE)がレイアウトされる第1のレイアウト部3が、第1の繰り返しピッチP1で繰り返して配置されているヒューズエリア1と、ヒューズラッチ回路(FUSE LAT.)がレイアウトされる第2のレイアウト部4が、第1の繰り返しピッチP1よりも小さい第2の繰り返しピッチP2で繰り返して配置されているヒューズラッチ回路エリア4と、ヒューズラッチ回路エリア4内に設けられ、かつ第1の繰り返しピッチP1と第2の繰り返しピッチP2との差により生じたスペースに配置されたローカルアドレス信号線5がレイアウトされる第3のレイアウト部6とを具備する。

請求項（抜粋）：

ヒューズがレイアウトされる第1のレイアウト部が、第1の繰り返しピッチで繰り返して配置されているヒューズエリアと、前記ヒューズに対応するヒューズラッチ回路がレイアウトされる第2のレイアウト部が、前記第1の繰り返しピッチよりも小さい第2の繰り返しピッチで繰り返して配置されているヒューズラッチ回路エリアと、前記ヒューズラッチ回路エリア内に設けられ、かつ前記第1の繰り返しピッチと前記第2の繰り返しピッチとの差により生じたスペースに配置された、前記第2のレイアウト部それぞれで繰り返しが不可能、および繰り返す必要がないパターンの少なくともいずれか一方がレイアウトされる第3のレイアウト部とを具備することを特徴とする半導体集積回路装置。

IPC (7件)：

H01L 27/10 491 ,  G11C 11/41 ,  G11C 16/06 ,  G11C 29/00 603 ,  H01L 21/82 ,  H01L 27/108 ,  H01L 21/8242

FI (7件)：

H01L 27/10 491 ,  G11C 29/00 603 J ,  G11C 11/34 345 ,  G11C 17/00 631 ,  H01L 21/82 F ,  H01L 27/10 681 E ,  H01L 27/10 691

Fターム (22件)：

5B015HH01 ,  5B015HH03 ,  5B015JJ31 ,  5B015KB52 ,  5B015PP02 ,  5B015QQ15 ,  5B025AA07 ,  5B025AD13 ,  5B025AE08 ,  5F064BB12 ,  5F064FF02 ,  5F064FF26 ,  5F083GA09 ,  5F083LA06 ,  5F083LA21 ,  5F083ZA10 ,  5L106CC04 ,  5L106CC12 ,  5L106CC17 ,  5L106CC21 ,  5L106CC32 ,  5L106GG06

引用特許：

審査官引用 (2件)

• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平9-343077   出願人：株式会社東芝
• 半導体メモリ装置
  公報種別：公開公報   出願番号：特願平8-053247   出願人：株式会社東芝