特許

J-GLOBAL ID：200903002274034317

パターニング方法

発明者： 田村 勝彦 ,  澤井 宏悦
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (3件)： 吉田 茂明 ,  吉竹 英俊 ,  有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2002-209302
公開番号（公開出願番号）：特開2004-055720
出願日： 2002年07月18日
公開日（公表日）： 2004年02月19日
要約：

【課題】本発明は、異物による半導体装置のパターン不良を低減するためのパターニング方法を提供する。【解決手段】トレンチ分離用の溝を形成後に、このトレンチ分離用の溝を塞ぐように異物2が付着している(図1(a))。次に、CVD法等により半導体基板1上に絶縁膜3(第1膜)を成膜する(図1(b))。そして、半導体基板1上の絶縁膜3をCMP又はエッチバックにより平坦化処理を施して、半導体基板1を露出させる(図1(c))。次に、異物2が除去された半導体基板1に、絶縁膜3と同一材料の絶縁膜4(第2膜)をCVD法等を用いて成膜する(図1(d))。これにより、絶縁膜4がトレンチ分離用の溝に埋め込まれる。そして、半導体基板1上の絶縁膜4をCMPにより取り除くことにより、トレンチ分離用の溝に絶縁膜4が埋め込まれたトレンチ分離構造が形成できる(図1(e))。【選択図】 図1

請求項１：

(a)凹部を有する基板上に第1膜を成膜する工程と、 (b)前記第1膜側から平坦化処理を施す工程と、 (c)前記基板上に、前記第1膜と同一材料の第2膜を成膜する工程と、 (d)前記第2膜側から平坦化処理を施す工程とを備える、パターニング方法。

IPC (3件)：

H01L21/768 ,  H01L21/3205 ,  H01L21/76

FI (3件)：

H01L21/90 A ,  H01L21/88 K ,  H01L21/76 L

Fターム (23件)：

5F032AA35 ,  5F032AA70 ,  5F032DA02 ,  5F032DA22 ,  5F032DA33 ,  5F032DA34 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK08 ,  5F033KK11 ,  5F033MM01 ,  5F033NN06 ,  5F033NN07 ,  5F033QQ09 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033SS11 ,  5F033VV06 ,  5F033XX00 ,  5F033XX01 ,  5F033XX09