特許
J-GLOBAL ID：200903002308049475
データ処理装置及びその省電力化方法
発明者：
出願人/特許権者：
代理人 (1件)：
大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願2001-078003
公開番号（公開出願番号）：特開2002-278643
出願日： 2001年03月19日
公開日（公表日）： 2002年09月27日
要約：
【要約】【課題】 データ処理装置において、周辺回路に依存することなく省電力化を図る。【解決手段】 データ処理装置10に、CPUコア部12と、CPUコア部12からの負荷状態検出信号100が発生する時間間隔を検出すると共に、この時間間隔と基準とする時間間隔とを比較することでCPUコア部12の負荷状態を判定し、この判定結果に応じた選択信号110を出力する負荷状態検出部のWDT14と、この選択信号110に基づいて被制御部16であるCPUコア部12の処理速度を制御する処理速度制御部18とを備え、CPUコア部12がアイドル状態であるときには、処理速度制御部18が、CPUコア部12のクロック周波数を下げるように制御する。
請求項（抜粋）：
CPUと、該CPUからの負荷状態検出信号が発生する時間間隔を検出すると共に、前記時間間隔と基準の時間間隔とを比較することによって前記CPUの負荷状態を判定して、この判定結果に応じた選択信号を出力する負荷状態検出部と、処理速度が制御される被制御部と、前記選択信号に基づいて前記被制御部の前記処理速度を電力消費の低下を伴うように制御する処理速度制御部とを備えることを特徴とするデータ処理装置。
Fターム (4件)：
5B079BA01
, 5B079BB04
, 5B079BC01
, 5B079BC07
