特許

J-GLOBAL ID：200903002312885458

半導体装置およびその製造方法

発明者： 石川 良光
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-014758
公開番号（公開出願番号）：特開2000-216246
出願日： 1999年01月22日
公開日（公表日）： 2000年08月04日
要約：

【要約】【課題】工程数の増加をともなわないで半導体基板へのエッチングダメージの導入を極力防止する。【解決手段】半導体基板1内に複数の不純物領域2a,2a’,2bを形成し、そのうち所定の不純物領域2b上の層間絶縁膜5の開口部に導電性パターン6bを形成する。全面に層間絶縁膜8を成膜し、層間絶縁膜8,5に開口する第1接続孔8a、層間絶縁膜8および導電性パターン6bに開口する第2接続孔8bを同時に形成する。導電性パターン6bの存在により接続孔開口時のエッチング速度が調整される結果、オーバーエッチング量を極力低減できる。また、導電性パターン6bを他の導電層6a,7と同時に形成して工程数の増大を抑制するとともに、層間絶縁膜5により、導電層加工時のエッチングダメージの基板側への導入が有効に防止される。

請求項（抜粋）：

半導体基板内または基板上の半導体層内に複数の不純物領域を形成する工程と、上記複数の不純物領域のうち所定の不純物領域上または層間絶縁膜を介した上方位置に導電性パターンを形成する工程と、上記導電性パターン上に層間絶縁膜を成膜する工程と、層間絶縁膜に開口する第1接続孔、層間絶縁膜および上記導電性パターンに開口する第2接続孔を同時に形成する工程と、上記第1または第2接続孔を介して上記不純物領域に接続する上部配線層を、層間絶縁膜上に形成する工程とを含む半導体装置の製造方法。

IPC (2件)：

H01L 21/768 ,  H01L 21/3065

FI (2件)：

H01L 21/90 C ,  H01L 21/302 L

Fターム (16件)：

5F004AA03 ,  5F004AA06 ,  5F004BA04 ,  5F004DB02 ,  5F004DB08 ,  5F004EA32 ,  5F004EA33 ,  5F004EB01 ,  5F004EB02 ,  5F004FA02 ,  5F033QQ09 ,  5F033QQ35 ,  5F033QQ39 ,  5F033SS11 ,  5F033XX00 ,  5F033XX34