特許
J-GLOBAL ID：200903002317784587
高速演算回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
森本 義弘
公報種別：公開公報
出願番号（国際出願番号）：特願2000-269436
公開番号（公開出願番号）：特開2002-084180
出願日： 2000年09月06日
公開日（公表日）： 2002年03月22日
要約：
【要約】【課題】 各種演算の際の回路動作を従来に比べてより高速化することができる高速演算回路を提供する。【解決手段】 同じ論理結果になる2つのMOSトランジスタ論理回路101、102を有し、MOSトランジスタ論理回路101は、そのゲート端子に2つの入力のうちの第1の信号群を入力し、ソース端子に第2の信号群を入力するように構成し、MOSトランジスタ論理回路102は、そのゲート端子に第1の信号群を入力し、ソース端子に第2の信号群を入力するように構成し、これらのMOSトランジスタ論理回路101、102の各出力を、ワイヤードオア回路103によりワイヤードオアするように構成する。
請求項（抜粋）：
PchおよびNchのMOSトランジスタにより構成され、互いに論理的相補関係にある2信号を一組として2組の信号を第1および第2の入力信号として、互いに論理的相補関係にある一組の2信号を出力信号とするCMOS論理回路であって、複数のMOSトランジスタからなり、それらのMOSトランジスタの各ソースに前記第1の入力信号が供給され、各ゲートに前記第2の入力信号が供給される第3のMOSトランジスタ群と、複数のMOSトランジスタからなり、それらのMOSトランジスタの各ソースに前記第2の入力信号が供給され、各ゲートに前記第1の入力信号が供給され、出力論理が前記第3のMOSトランジスタ群と同一である第4のMOSトランジスタ群と、前記第3のMOSトランジスタ群と第4のMOSトランジスタ群の各出力信号に対して論理的にワイヤードオアする手段とを備えた高速論理回路を構成する高速演算回路。
IPC (2件)：
FI (2件)：
Fターム (17件)：
5J042BA18
, 5J042CA21
, 5J042CA24
, 5J042CA25
, 5J042CA26
, 5J042DA03
, 5J056AA03
, 5J056BB02
, 5J056CC26
, 5J056CC27
, 5J056DD13
, 5J056DD29
, 5J056EE03
, 5J056EE15
, 5J056FF09
, 5J056GG09
, 5J056GG14
