特許

J-GLOBAL ID：200903002325800249

半導体集積回路装置

発明者： 加藤 正隆
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-290691
公開番号（公開出願番号）：特開2000-124315
出願日： 1998年10月13日
公開日（公表日）： 2000年04月28日
要約：

【要約】【課題】 不良品を救済して良品化できる半導体集積回路装置を提供する。【解決手段】 FPGAからなる論理書き換え可能なプログラマブルLSIであって、複数の制御論理ブロックCLBと、複数の入出力ブロックI/Oと、これらを接続する配線領域LAとから構成され、配線領域LAには、制御論理ブロックCLBを論理的に接続するとともに、予め想定された不良パターンの分類分けに基づいて不良部分の制御論理ブロックCLBを論理的に切り放すためのMOSトランジスタが設けられている。3列の奇数列に不良部分がある場合のように、不良部分が一部分にある場合には、MOSトランジスタをOFF状態にして、不良部分の制御論理ブロックCLBを含め、格子状に配置された制御論理ブロックCLBの奇数行、奇数列、偶数行、偶数列または面を切り放すことにより、不良部分の制御論理ブロックCLBを外部から見えないようにすることができる。

請求項（抜粋）：

複数の論理ブロックからなる論理書き換え可能な半導体集積回路装置であって、前記複数の論理ブロックを論理的に接続し、かつ予め想定された不良パターンの分類分けに基づいて不良部分の論理ブロックを論理的に切り放すためのスイッチ手段を有することを特徴とする半導体集積回路装置。

Fターム (5件)：

5F064AA08 ,  5F064FF02 ,  5F064FF36 ,  5F064FF45 ,  5F064FF52