特許
J-GLOBAL ID：200903002326896550
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
中村 純之助
公報種別：公開公報
出願番号（国際出願番号）：特願平4-083698
公開番号（公開出願番号）：特開平5-283407
出願日： 1992年04月06日
公開日（公表日）： 1993年10月29日
要約：
【要約】【構成】シリコン基板(1)上の層間絶縁膜(2)上に、所定の形状を有するレジスト膜(3)を形成し、次に、第1の異方性ドライエッチングによりレジスト膜(3)をマスクとして層間絶縁膜(2)をその膜厚の途中までエッチングし、次に、第2の異方性ドライエッチングによりレジスト膜(3)を所定の時間だけエッチングし、次に、第3の異方性ドライエッチングにより層間絶縁膜(2)を所定の時間だけエッチングする構成。【効果】層間接続孔のエッチング途中にレジスト膜のエッチング工程を挿入することにより、層間接続孔の開口上部を広く、かつ、テーパ状に形成することができるので、上層配線層の段差被覆性が向上し、断線防止に寄与することができ、その結果、歩留りの向上を図ることができる。
請求項（抜粋）：
基板上に形成した少なくとも1層からなる層間絶縁膜上に、所定の形状を有するレジスト膜を形成する第1の工程と、第1の異方性ドライエッチングにより、上記レジスト膜をマスクとして上記層間絶縁膜をその膜厚の途中までエッチングする第2の工程と、第2の異方性ドライエッチングにより、上記レジスト膜を所定の時間だけエッチングする第3の工程と、第3の異方性ドライエッチングにより、上記層間絶縁膜を所定の時間だけエッチングする第4の工程とを順次含んでなることを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/3205
, H01L 21/28
, H01L 21/302
