特許
J-GLOBAL ID：200903002359070622
1クロックサイクル内でデータをストアするよう構成されたデータメモリユニット、およびその動作方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願平10-505963
公開番号（公開出願番号）：特表2001-505327
出願日： 1996年07月16日
公開日（公表日）： 2001年04月17日
要約：
【要約】ロード/ストアユニットおよびデータキャッシュを有するデータメモリユニットが提供される。これは、ロード-op-ストア命令の一部であるストア命令を、データキャッシュへの1アクセスで実行することができるようにする。ロード/ストアユニットは、各バッファ記憶場所に対するウェイフィールドおよびチェックされたビットを有するロード/ストアバッファを有して構成される。ロード-op-ストア命令について、その命令のストア部分に関連するチェックされたビットは、その命令のロード部分がデータキャッシュにアクセスしかつそれにヒットした場合にセットされる。さらに、ストア部分に関連するウェイフィールドは、そのデータキャッシュの、ロード部分がヒットするウェイにセットされる。データキャッシュは、データキャッシュ内にストアされる各キャッシュラインに対するロッキングメカニズムを有して構成される。ロード-op-ストア命令のロード部分が実行されると、関連するラインは、ストア命令が実行されるまでそのラインがデータキャッシュ内に維持されるように、ロックされる。このようにして、ロード-op-ストア命令のストア部分は、そのデータキャッシュを確実にヒットするようにされる。したがってストアは、そのストアアドレスがデータキャッシュにヒットするかどうかを判定するために最初に読出サイクルを実行する必要なく、そのデータをデータキャッシュ内にストアすることが可能となる。
請求項（抜粋）：
ロードおよびストア命令を実行するよう構成されたロード/ストアユニットを含み、前記ロード/ストアユニットは未処理のストア命令および関連のストアデータをストアするよう構成された第1の複数の記憶場所を含み、前記複数の記憶場所の各々はさらにチェックされたビットをストアするよう構成され、さらに、 前記ロード/ストアユニットに結合されたデータキャッシュを含み、前記データキャッシュはキャッシュラインをストアするよう構成された第2の複数の記憶場所を含み、かつ前記データキャッシュは前記第2の複数の記憶場所内にストアされたキャッシュラインをロックするよう構成され、それにより、少なくとも前記ロックがリリースされるクロックサイクルまで前記複数の記憶場所内に前記キャッシュラインがストアされたままとなるようにする、データメモリユニット。
IPC (4件)：
G06F 12/12
, G06F 9/30 350
, G06F 9/38 350
, G06F 12/08
G06F 12/12 D
, G06F 9/30 350 A
, G06F 9/38 350 B
, G06F 12/08 E
, G06F 12/08 M
