特許

J-GLOBAL ID：200903002367658400

不揮発性半導体記憶装置

発明者： 松川 尚弘 ,  桐澤 亮平 ,  白田 理一郎
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-304957
公開番号（公開出願番号）：特開平7-230695
出願日： 1994年12月08日
公開日（公表日）： 1995年08月29日
要約：

【要約】【目的】書き込み時に非選択セルが属する選択ゲートに低電圧を印加することにより選択ゲートを遮断することによって非選択セルへの電子の注入を抑制する。【構成】各制御ゲートCGが接続される複数のメモリセルの直列接続両端にそれぞれ設けられた選択ゲートSGが設けられている。列線側すなわちビット線BLはデータラッチ/センス回路11、カラムゲート12を介するカラムデコーダ13によって選択制御される。行線側すなわち選択ゲートSG、制御ゲートCG(ワード線)はロウデコーダ14によって選択制御される。昇圧回路15は消去時の基板、ソース線に対する高電圧、書き込み時の制御ゲートに対する高電圧を生成し、低電圧切換え回路16は書き込み禁止動作として選択ゲートSGを遮断する低電圧を生成することを特徴としている。

請求項（抜粋）：

電荷蓄積層を有するトランジスタからなるメモリセルと、前記メモリセルがつながる電流経路に設けられる選択トランジスタと、前記メモリセルのドレイン側が前記選択トランジスタを介して接続されるビット線と、書き込み時に非選択のメモリセルが属するビット線に比較的低くかつ選択トランジスタのしきい値より高い第1の電圧を印加するビット線印加手段と、前記書き込み時に選択トランジスタのゲートにはそのしきい値より高くかつ前記第1の電圧より低い第2の電圧を印加するゲート電圧印加手段と、前記書き込み時に選択されたメモリセルのドレインには前記第2の電圧より前記選択トランジスタのしきい値分以上低い第3の電圧が一定期間印加され、一定期間経過後書き込むべきメモリセルの行の制御ゲートが高電圧に印加される制御ゲート電圧切換え手段とを具備したことを特徴とする不揮発性半導体記憶装置。