特許
J-GLOBAL ID：200903002410700733
ゲート電極の形成方法
発明者：
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出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-049311
公開番号（公開出願番号）：特開平5-283435
出願日： 1992年03月06日
公開日（公表日）： 1993年10月29日
要約：
【要約】【目的】自己整合的なプロセスにより電界効果型トランジスタの寄生ソース抵抗の低減及びゲート,ソース間容量の低減を図る。【構成】チャネル層101上のゲート電極形成部103に自己整合的に形成した側壁106を隔ててソース,ドレインコンタクト層107を形成した後、SiN膜105及びレジスト膜109を用いて平坦化及びエッチバックよりゲート電極形成部103を露出,除去した後に、平坦化に用いたレジスト膜109をリフトオフのステンシルにしてゲート電極の形成を行う。
請求項（抜粋）：
第1の半導体層上のゲート電極形成部に対して自己整合的に形成された側壁絶縁膜に隔てられた第2の半導体コンタクト層を具備した電界効果型トランジスタの製造方法において、有機膜による平坦化及びエッチバックにより前記ゲート電極形成部を露出させた後、平坦化に用いた前記有機膜をステンシルにして前記ゲート電極形成部に金属被着を行うことを特徴とするゲート電極の形成方法。
IPC (2件)：
H01L 21/338
, H01L 29/812
H01L 29/80 F
, H01L 29/80 H
