特許

J-GLOBAL ID：200903002424909597

半導体装置及びその製造方法

発明者： 藤永 正人
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (6件)： 高田 守 ,  葛野 信一 ,  高橋 英樹 ,  大阿久 敦子 ,  平山 淳 ,  大塚 環
公報種別：公開公報
出願番号（国際出願番号）：特願2002-322944
公開番号（公開出願番号）：特開2004-158647
出願日： 2002年11月06日
公開日（公表日）： 2004年06月03日
要約：

【課題】短チャネル効果を抑制するとともに、ゲートリークの発生や、閾値電圧の局所的な高電圧化を抑制する。【解決手段】円弧状の側壁10bを有する凹部10内にゲート酸化膜3が形成され、底面が凹部10上端のゲート酸化膜3をそれぞれ覆うサイドウォール7が形成されている。凹部10内およびサイドウォール7間に、ポリシリコン膜4と窒化チタン膜5とタングステン膜6の積層膜からなるゲート電極が埋め込まれている。凹部10上端のゲート酸化膜3と接するソースドレイン領域2がシリコン基板1の上層に形成されている。凹部側壁10bの半径rは、ゲート酸化膜3の膜厚tの2倍以上である。【選択図】 図1

請求項（抜粋）：

円弧状の側壁を有する凹部が形成された基板と、 前記凹部上に形成されたゲート絶縁膜と、 底面が前記凹部上端のゲート絶縁膜をそれぞれ覆い、シリコン窒化膜からなるサイドウォールと、 前記凹部内および前記サイドウォール間に埋め込まれたゲート電極と、 前記凹部上端のゲート絶縁膜と接し、前記基板の上層に形成されたソースドレイン領域と、 を備えたことを特徴とする半導体装置。

IPC (6件)：

H01L29/78 ,  H01L21/8242 ,  H01L27/108 ,  H01L29/41 ,  H01L29/423 ,  H01L29/49

FI (4件)：

H01L29/78 301V ,  H01L27/10 671B ,  H01L29/58 G ,  H01L29/44 L

Fターム (57件)：

4M104AA01 ,  4M104BB01 ,  4M104BB30 ,  4M104CC05 ,  4M104DD04 ,  4M104DD26 ,  4M104DD75 ,  4M104FF01 ,  4M104FF07 ,  4M104FF13 ,  4M104GG09 ,  4M104GG10 ,  4M104GG16 ,  4M104HH16 ,  4M104HH20 ,  5F083AD04 ,  5F083AD21 ,  5F083GA06 ,  5F083NA01 ,  5F083PR10 ,  5F083PR29 ,  5F140AA06 ,  5F140AA08 ,  5F140AA19 ,  5F140AA21 ,  5F140AA24 ,  5F140AC32 ,  5F140BA01 ,  5F140BB01 ,  5F140BB02 ,  5F140BB06 ,  5F140BB13 ,  5F140BC06 ,  5F140BC15 ,  5F140BE01 ,  5F140BE03 ,  5F140BE07 ,  5F140BF01 ,  5F140BF04 ,  5F140BF10 ,  5F140BF11 ,  5F140BF20 ,  5F140BF21 ,  5F140BF27 ,  5F140BF42 ,  5F140BF43 ,  5F140BG01 ,  5F140BG08 ,  5F140BG14 ,  5F140BG27 ,  5F140BG40 ,  5F140BG45 ,  5F140BG53 ,  5F140BK13 ,  5F140BK23 ,  5F140CB04 ,  5F140CC08