特許
J-GLOBAL ID：200903002435613843
LSI機能検証用試験パタンの品質測定方法
発明者：
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出願人/特許権者：
代理人 (1件)：
川久保 新一
公報種別：公開公報
出願番号（国際出願番号）：特願平7-123192
公開番号（公開出願番号）：特開平8-292975
出願日： 1995年04月24日
公開日（公表日）： 1996年11月05日
要約：
【要約】【目的】 LSIとして設計したが、機能検証用試験パタンによって動作させていない部分を調査する作業時間を短縮することができるLSI機能検証用試験パタンの品質測定方法を提供することを目的とするものである。【構成】 実行動作に関与するか否かが所定の条件に依存する部分回路を、構文解析によって選び出し、この選び出された部分回路のそれぞれと同一条件で実行されるように、実行された回数を記録する部分回路であるストローブレジスタを追加挿入し、品質を測定したい上記機能検証用試験パタンと、ストローブレジスタが挿入されたLSIの機能記述とを用いたシミュレーションの後に、挿入した全てのストローブレジスタの値を集計し、この集計結果に基づいて、機能検証用試験パタンによる実行がされなかった部分を明示するものである。
請求項（抜粋）：
ハードウェアの機能記述言語で表現されたLSIのシミュレーションに対する機能検証用試験パタンの品質測定方法において、実行動作に関与するか否かが所定の条件に依存する部分回路を、構文解析によって選び出す第1の段階と;この第1の段階で選び出された部分回路のそれぞれと同一条件で実行されるように、実行された回数を記録する部分回路であるストローブレジスタを追加挿入する第2の段階と;品質を測定したい上記機能検証用試験パタンと、上記第2の段階で上記ストローブレジスタが挿入されたLSIの機能記述とを用いたシミュレーションの後に、挿入した全ての上記ストローブレジスタの値を集計する第3の段階と;この第3の段階で得られた集計結果に基づいて、上記品質を測定したい機能検証用試験パタンによる実行がされなかった部分を明示する第4の段階と;を有することを特徴とするLSI機能検証用試験パタンの品質測定方法。
IPC (2件)：
FI (3件)：
G06F 15/60 672 Z
, G01R 31/28 F
, G06F 15/60 670
