半導体集積回路装置

発明者： , , , ,
出願人/特許権者： ,
代理人 (1件)：小川勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平8-301538
公開番号（公開出願番号）：特開平10-065124
出願日： 1996年11月13日
公開日（公表日）： 1998年03月06日
要約：

【要約】 (修正有)【課題】メモリと論理回路を同一の半導体チップ上に集積した半導体集積回路装置において、回路のオーバーヘッドが少ないメモリマクロあるいはメモリコアを実現すること。【解決手段】複数のI/O線を持つメモリコア、転送回路用モジュール、ならびに論理ライブラリを作成してデータベースに記憶させ、それを用いて設計を行なう。さらに、複数のI/O線を持つメモリコアと論理回路を互いのI/O線が同一方向になるように配置し、それらメモリと論理回路のI/O線の間に多段のスイッチ群よりなる転送回路を配置する。一段または少数の段数のスイッチ群をオンするとメモリコアのI/O線と論理回路のI/O線が導通し所望の転送パターンを形成する。さらにメモリコアをアンプモジュール、バンクモジュール、電源等の機能モジュールの組み合わせで構成し、バンクモジュール内に独立して動作するロウ系回路とビット線方向に伸びる多数のI/O線を配置する構成とする。

請求項（抜粋）：

複数のデータ伝送線を持つメモリコアと、前記メモリコアに結合され、基本論理ゲートを組み合わせることによって合成される論理回路と、前記メモリコアと前記論理回路との間のデータの転送パターンを実時間で変えることのできる転送回路とを同一の半導体チップ上に形成し、前記メモリコアと前記基本論理ゲートのレイアウトパターンは他の製品群のレイアウトパターンと共通であり、前記転送回路の少なくとも一部のレイアウトパターンは他の製品群のレイアウトパターンと共通であることを特徴とする半導体集積回路装置。

IPC (3件)：

H01L 27/108 , H01L 21/8242 , G11C 11/401

FI (3件)：

H01L 27/10 681 E , G11C 11/34 362 C , G11C 11/34 371 K

引用特許：

審査官引用 (7件)

半導体メモリの自動設計方法
公報種別：公開公報出願番号：特願平4-333855 出願人：日本電気株式会社
半導体装置及び半導体記憶装置
公報種別：公開公報出願番号：特願平3-355244 出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
特開平4-255075

全件表示

前のページに戻る