特許
J-GLOBAL ID：200903002532614110
キャッシュメモリ制御方式
発明者：
出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-278344
公開番号（公開出願番号）：特開平6-131264
出願日： 1992年10月16日
公開日（公表日）： 1994年05月13日
要約：
【要約】【構成】アドレス変換を制御するマッピング制御部にマッピングの削除を検出するためのマッピング削除検出手段13aと、マッピングが削除される領域のキャッシュメモリ上のデータを破棄制御するためのキャッシュ破棄制御手段14aで構成される。【効果】マッピング削除と連動して自動的にマッピングが削除される領域のデータが占めるキャッシュメモリを破棄制御することにより、オペレーティングシステムに負担を掛けることなくキャッシュメモリの効率的な利用が可能となる。
請求項（抜粋）：
CPUとメモリの間にキャッシュメモリを備え、論理アドレスから物理アドレスへのアドレス変換機構を具備する計算機装置において前記論理アドレスから前記物理アドレスへのマッピングの削除を検出するマッピング削除検出手段と、マッピング削除が行われた領域のデータを保持するキャッシュメモリに対してキャッシュ破棄制御を行うキャッシュ破棄制御手段とを備え、前記キャッシュメモリ上のデータの破棄制御をマッピングの削除に連動して自動的に行うことにより、前記キャッシュメモリを効率的に利用することを特徴とするキャッシュメモリ制御方式。
IPC (2件)：
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