特許

J-GLOBAL ID：200903002533021520

半導体集積回路装置

発明者： 池田 孝助 ,  関口 知紀
出願人/特許権者： 日本テキサス・インスツルメンツ株式会社 ,  株式会社日立製作所
代理人 (1件)： 佐々木 聖孝
公報種別：公開公報
出願番号（国際出願番号）：特願平10-292912
公開番号（公開出願番号）：特開2000-114487
出願日： 1998年09月30日
公開日（公表日）： 2000年04月21日
要約：

【要約】【課題】 クロスカップル・トランジスタ部の占有面積を減らし、チップサイズの縮小又は集積度の向上を実現しつつ素子間のバランスをとり、或いはパターンの差異によるインバランスを減少させること。【解決手段】 クロスカップル・トランジスタを構成する第1のMOSトランジスタTr1 、Tr3 のゲート電極11、13が、これら第1のMOSトランジスタのソース又はドレイン領域8、14と第2のMOSトランジスタTr2 、Tr4 のゲート電極2、4とを接続する配線17、18とクロスオーバーして延設され、この延設位置11a、13aにて第2のMOSトランジスタTr2 、Tr4のソース又はドレイン領域10、12と配線16、19で接続されているセンスアンプを有する半導体集積回路装置。第1及び第2のMOSトランジスタの少なくとも一方Tr2 、Tr4 のゲート電極2、4のうち、少なくとも配線と接続される接続部が、前記ゲート電極の長さ方向と交差する方向に2a、4a(更には2b、4b)として延設されているセンスアンプを有する半導体集積回路装置。

請求項（抜粋）：

クロスカップル・トランジスタを構成する第1及び第2の絶縁ゲート型トランジスンタの組みが一対設けられており、前記第1の絶縁ゲート型トランジスタのゲート電極が、前記第1の絶縁ゲート型トランジスタのソース又はドレイン領域と前記第2の絶縁ゲート型トランジスタのゲート電極とを接続する配線とクロスオーバーして延設され、この延設位置にて前記第2の絶縁ゲート型トランジスタのソース又はドレイン領域と配線で接続されている半導体集積回路装置。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8238 ,  H01L 27/092

FI (2件)：

H01L 27/10 681 G ,  H01L 27/08 321 C

Fターム (13件)：

5F048AB01 ,  5F048AC03 ,  5F048BF11 ,  5F048BF15 ,  5F048BF16 ,  5F083AD00 ,  5F083GA09 ,  5F083KA20 ,  5F083LA01 ,  5F083LA03 ,  5F083LA11 ,  5F083LA12 ,  5F083LA21