特許

J-GLOBAL ID：200903002533807931

半導体装置およびその製造方法

発明者： 橋見 一生
出願人/特許権者： 富士通株式会社
代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平9-097673
公開番号（公開出願番号）：特開平10-289986
出願日： 1997年04月15日
公開日（公表日）： 1998年10月27日
要約：

【要約】【課題】 マスク工程を使わずに、微細化に伴いメモリセルキャパシタの面積の減少が最小化されるような半導体装置の製造方法、およびかかる方法で製造された半導体装置を提供する。【解決手段】 層間絶縁膜から上方に突出する導体ピラーを形成し、前記導体ピラー上に導体膜を堆積し、導体ピラーの存在に伴い出現する導体膜の凹凸を利用して、異方性エッチングにより、導体膜を自己整合的にパターニングし、キャパシタ電極を形成する。

請求項（抜粋）：

キャパシタを有する半導体装置の製造方法において、(A) 基板上に絶縁膜を形成する工程と;(B) 前記絶縁膜から上方に突出するように導電性ピラーを形成する工程と;(C) 前記絶縁膜上に、前記導電性ピラーを覆うように、第1の導電性膜を堆積する工程と:(D) 前記第1の導電性膜に、前記基板の主面に対して実質的に垂直に作用する異方性エッチングを適用し、キャパシタ電極を形成する工程と;(E) 前記キャパシタ電極上に誘電体膜を堆積する工程と;(F) 前記誘電体膜上に、第2の導電性膜を堆積し、キャパシタを形成する工程とよりなることを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/3065

FI (3件)：

H01L 27/10 621 B ,  H01L 21/302 J ,  H01L 27/10 621 C