半導体集積回路装置の製造方法

発明者： , , , ,
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2006-025274
公開番号（公開出願番号）：特開2006-121121
出願日： 2006年02月02日
公開日（公表日）： 2006年05月11日
要約：

【課題】SRAMの蓄積ノード間容量と、アナログ容量を有する素子とを単一の基板上に形成した半導体集積回路装置の性能の向上を図る。【解決手段】メモリセル形成領域(SRAM)の一対のnチャネル型MISFET上の酸化シリコン膜21中にプラグP1を形成し、酸化シリコン膜21およびプラグP1の上部に、一対のnチャネル型MISFETのそれぞれのゲート電極とドレインとを接続する局所配線LIc(M0c)を形成した後、さらに、この上部に、容量絶縁膜23および上部電極24を形成し、また、アナログ容量形成領域(Analog Capacitor)の酸化シリコン膜21およびこの膜中のプラグP1上に、メモリセル形成領域に形成される前記局所配線、容量絶縁膜および上部電極と同一工程で、局所配線LIc(M0c)、容量絶縁膜23および上部電極24を形成する。【選択図】図35

請求項（抜粋）：

それぞれのゲート電極とドレインとが交差接続された一対のnチャネル型MISFETを構成要素とするメモリセルを有する半導体集積回路装置の製造方法であって、前記一対のnチャネル型MISFET上に層間絶縁膜を形成する工程と、前記層間絶縁膜中に配線溝を形成し、前記配線溝内を含む前記層間絶縁膜上に導電性膜を堆積する工程と、前記導電性膜を前記層間絶縁膜の表面が露出するまでエッチバックもしくは研磨することにより前記一対のnチャネル型MISFETのそれぞれのゲート電極とドレインとを電気的に接続する一対の導電層を形成する工程と、前記一対の導電層の上部に、容量絶縁膜を形成する工程と、前記一対の導電層のうちいずれかの導電層上の容量絶縁膜を選択的に除去することによって開口部を形成する工程と、前記開口部内を含む前記容量絶縁膜上に導電性膜を堆積し、エッチングすることによって上部電極を形成する工程と、を有することを特徴とする半導体集積回路装置の製造方法。

IPC (3件)：

H01L 27/11 , H01L 21/824 , H01L 27/10

FI (2件)：

H01L27/10 381 , H01L27/10 461

Fターム (25件)：

5F083BS05 , 5F083BS17 , 5F083BS27 , 5F083BS38 , 5F083BS46 , 5F083GA06 , 5F083GA18 , 5F083JA19 , 5F083JA35 , 5F083JA39 , 5F083JA40 , 5F083JA53 , 5F083LA01 , 5F083LA21 , 5F083NA01 , 5F083PR09 , 5F083PR39 , 5F083PR40 , 5F083PR46 , 5F083PR47 , 5F083PR48 , 5F083PR52 , 5F083PR56 , 5F083ZA12 , 5F083ZA13

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