特許

J-GLOBAL ID：200903002553758392

半導体装置の製造方法

発明者： 長島 直樹
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-036155
公開番号（公開出願番号）：特開2000-236090
出願日： 1999年02月15日
公開日（公表日）： 2000年08月29日
要約：

【要約】【課題】ゲート間隔が狭い場合にもコンタクト不良や接合リークを防止して、自己整合的にコンタクトホールを形成できる半導体装置の製造方法を提供する。【解決手段】基板上にゲート電極を形成する工程と、ゲート電極の側壁に第1のサイドウォール8および第2のサイドウォール13’を形成する工程と、第2のサイドウォール13’をマスクとして基板に不純物を導入し、ソース/ドレイン領域を形成する工程と、第2のサイドウォール13’を除去する工程と、全面に絶縁膜からなるエッチング停止膜を形成する工程と、その上層に層間絶縁膜を形成する工程と、層間絶縁膜に対しエッチング停止膜のエッチング速度が遅くなる条件で層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、コンタクトホール底部のエッチング停止膜を除去する工程とを有する半導体装置の製造方法。

請求項（抜粋）：

基板上に、導電体層を形成する工程と、前記導電体層上に、オフセット絶縁膜を形成する工程と、前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、前記ゲート電極の側壁に、第1の絶縁膜からなる第1のサイドウォールを形成する工程と、前記第1のサイドウォールの表面に、第2の絶縁膜からなる第2のサイドウォールを形成する工程と、前記第2のサイドウォールをマスクとして、前記基板に不純物を導入し、ソース/ドレイン領域を形成する工程と、前記第2のサイドウォールを除去する工程と、少なくとも前記ゲート電極および前記ソース/ドレイン領域上に、第3の絶縁膜を形成する工程と、前記第3の絶縁膜の上層に、層間絶縁膜を形成する工程と、前記第3の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有する半導体装置の製造方法。

IPC (6件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/28 ,  H01L 21/28 301 ,  H01L 21/3065 ,  H01L 21/768

FI (7件)：

H01L 29/78 301 P ,  H01L 21/28 L ,  H01L 21/28 301 T ,  H01L 21/302 J ,  H01L 21/90 C ,  H01L 29/78 301 G ,  H01L 29/78 301 L

Fターム (55件)：

4M104AA01 ,  4M104BB20 ,  4M104BB21 ,  4M104BB25 ,  4M104CC01 ,  4M104DD02 ,  4M104DD04 ,  4M104DD08 ,  4M104DD16 ,  4M104DD92 ,  4M104FF21 ,  4M104HH14 ,  5F004AA02 ,  5F004BB13 ,  5F004DA00 ,  5F004DA01 ,  5F004DA15 ,  5F004DA16 ,  5F004DA23 ,  5F004DA25 ,  5F004DA26 ,  5F004DB03 ,  5F004DB07 ,  5F004EA23 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK06 ,  5F033KK25 ,  5F033KK27 ,  5F033NN03 ,  5F033NN07 ,  5F033NN17 ,  5F033RR04 ,  5F033XX03 ,  5F033XX09 ,  5F033XX19 ,  5F040DA10 ,  5F040DA14 ,  5F040DA29 ,  5F040DC01 ,  5F040EC02 ,  5F040EC04 ,  5F040EC07 ,  5F040EF02 ,  5F040EH02 ,  5F040EH08 ,  5F040EK01 ,  5F040FA07 ,  5F040FA10 ,  5F040FA18 ,  5F040FB02 ,  5F040FC19 ,  5F040FC21 ,  5F040FC22