特許

J-GLOBAL ID：200903002555424629

PLL回路のデツドロツク防止回路

発明者： 小沢 利行
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 西野 卓嗣
公報種別：公開公報
出願番号（国際出願番号）：特願平3-283106
公開番号（公開出願番号）：特開平5-122060
出願日： 1991年10月29日
公開日（公表日）： 1993年05月18日
要約：

【要約】【目的】 本発明は、PLL周波数シンセサイザ回路のデッドロックを防止するとともに、電源投入から動作開始までの時間を短縮することを目的とする。【構成】 増幅回路5で増幅されたVCO2の発振信号を分周する可変分周回路6の出力と位相比較回路9の間にゲート回路12を設け、位相比較回路から出力されるVCO2の制御電圧を電圧検出回路13で検出し、その検出出力によってゲート回路12を制御する構成とすることにより、電源投入時に位相比較回路9の出力電圧がVCO2の発振周波数を上昇する方向の電圧になり、VCO2の発振が確実に開始され、PLL回路のデッドロックが防止される。

請求項（抜粋）：

基準発振信号を発生する水晶発振回路と、該水晶発振回路の出力を分周しPLLの基準周波数を生成する基準分周回路と、印加される電圧によって発振周波数が制御される電圧制御発振回路(VCO)と、該電圧制御発振回路の出力を増幅する増幅回路と、該増幅回路で増幅された前記電圧制御発振回路の出力を分周する可変分周回路と、該可変分周回路の分周出力と前記基準分周回路の分周出力の位相を比較し位相差に応じた電圧を前記電圧制御発振回路に印加する位相比較回路と、該位相比較回路から出力される電圧を検出する電圧検出回路と、前記可変分周回路の出力と前記位相比較回路の入力の間に設けられ、前記電圧検出回路の出力によって制御されるゲート回路とを備え、前記位相比較回路の出力電圧が所定レベル以下になったことを検出した前記電圧検出回路の出力で前記ゲート回路が前記可変分周回路の出力を遮断することを特徴とするPLL回路のデッドロック防止回路。