特許
J-GLOBAL ID：200903002562182215
半導体メモリ装置の列駆動配線構造及び列駆動方法
発明者：
出願人/特許権者：
代理人 (1件)：
高月 猛
公報種別：公開公報
出願番号（国際出願番号）：特願平7-316658
公開番号（公開出願番号）：特開平8-227583
出願日： 1995年12月05日
公開日（公表日）： 1996年09月03日
要約：
【要約】【課題】 レイアウト上の余裕度を増し、列系統の信号伝送速度及び遷移速度を向上させ得る半導体メモリ装置の列駆動配線構造を提供する。【解決手段】 メモリブロックMB1〜MB4内の列線11を選択するための列プリデコーディング信号線16,17,18,19は、担当のメモリブロックごとに分割して専用に配線されている。従来では、これら列プリデコーディング信号線はメモリブロックMB1〜MB4全部にかけて伸張するように配線されていたので、専有面積も多く、配線負荷による遅延や効率への影響が大きかったが、本発明のように分割配置することで配線長を短縮できるので、レイアウト上有利で性能も向上する。
請求項（抜粋）：
多数の列線を有したメモリブロックが複数設けられ、複数の列プリデコーディング信号を基に前記多数の列線を選択駆動する列デコーダを備えた半導体メモリ装置の列駆動配線構造において、前記多数の列線が1メモリブロックにつき複数の列グループに分けられ、これら列グループに属する列線を選択するための列プリデコーディング信号線が、担当のメモリブロックごとに分割されて該当メモリブロック専用に配線されていることを特徴とする列駆動配線構造。
FI (2件)：
G11C 11/34 301 E
, G11C 11/34 V
