特許
J-GLOBAL ID：200903002570323049
ディジタル・ペデスタル・クランパ
発明者：
出願人/特許権者：
代理人 (1件)：
松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平5-176704
公開番号（公開出願番号）：特開平7-038777
出願日： 1993年07月16日
公開日（公表日）： 1995年02月07日
要約：
【要約】【目的】 簡単な回路構成で精度の高いディジタル・ペデスタル・クランパを提供すること。【構成】 ディジタル出力信号をレベルデコーダ105で予め設定されたペデスタル基準値と比較し、出力信号レベルに応じて可逆計数器106の制御入力に、増減計数指示U/D又は計数停止指示EN1を与える。計数器106はクランプパルスのある期間、前記指示に従って計数し、出力をDA変換器107に供給する。DA変換器107でアナログ信号に変換されLPF108で平滑化された信号がペデスタルレベル制御電圧として差動増幅器102に与えられる。
請求項（抜粋）：
入力アナログ信号をディジタル信号に変換して出力する回路のペデスタルクランプ回路であって、前記ディジタル信号のレベルをデコードして、そのレベルに応じて、加算、減算、計数停止の出力を出す所定の不感帯を有するレベルデコーダと、クランプパルスが印加されている期間に前記レベルデコーダの出力信号に従って、クロックパルスを計数する可逆計数器で成るディジタル積分器と、該ディジタル積分器の出力をアナログ信号に変換してペデスタル制御電圧を発生するディジタル・アナログ変換器を備えたことを特徴とするディジタル・ペデスタル・クランパ。
IPC (3件)：
H04N 5/18
, H03M 1/12
, H04N 5/93
