特許
J-GLOBAL ID：200903002577570084
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-027739
公開番号（公開出願番号）：特開平5-226280
出願日： 1992年02月14日
公開日（公表日）： 1993年09月03日
要約：
【要約】 (修正有)【目的】 コンタクト孔内にWプラグを形成する際、下地傾斜部のW膜を除去するためのオーバーエッチングによるコンタクト孔内のWプラグの掘下がりをなくし、孔を完全に埋込み、その上のAl配線層の被覆率を向上させ信頼性を高めるための半導体装置の製造法を提供する。【構成】 全面にバリア層13を形成し、その上にブランケットW-CVD法により十分な膜厚のW膜14bを全面に堆積した後、全面エッチバックにより層間絶縁膜11上のW膜とバリア層13を除去する。その際下地傾斜部でのW膜が十分除去できるよう過剰エッチする。そのためコンタクト孔内の第1のWプラグ14aが掘れ下がるので、選択W-CVD法により孔内に選択的にWを堆積し、第1のWプラグの掘り下がり分を完全に埋込み第2のWプラグ15を形成すると同時に、第1のWプラグの空隙や継ぎ目を埋込む。その結果コンタクト孔上に形成される配線層の被覆率を高め信頼性を向上できる。
請求項（抜粋）：
半導体基板上に形成された層間絶縁膜上、及びコンタクト孔の内壁及び底部全面にバリア層を形成し、前記バリア層上全面に第1導電膜を全面CVD法により堆積することにより前記コンタクト孔を埋め込む工程と、前記第1導電膜及び前記バリア層を全面エッチバックし、前記層間絶縁膜上の前記第1導電膜及び前記バリア層を除去し、前記コンタクト孔内にのみ前記第1導電膜及び前記バリア層を残置させる工程と、その後選択CVD法により前記コンタクト孔内に残置した前記第1導電膜及び前記バリア層上にのみ選択的に第2導電膜を堆積し、その上部に配線層を形成する工程とを備えた半導体装置の製造方法。
IPC (3件)：
H01L 21/28 301
, H01L 21/285 301
, H01L 21/90
